【導讀】使學生得到一次較全面的開發(fā)設計訓練。理論聯系實際，培養(yǎng)和提高學生創(chuàng)新能力，為后續(xù)課程的學習、畢業(yè)設計、畢業(yè)后的工作打下基礎。2．此表1式3份，學生、指導教師、教研室各1份。1．有EDA實驗室，MAX-PLUS軟件和EDA課程設計方面的書籍；2．有電子綜合試驗室，擁有EDA，DSP，FPGA等專用開發(fā)軟件和仿真下載設備；3．有學校購買的豐富的電子資源。沖信號或基準脈沖信號用的信號發(fā)生器，它具結構緊湊，性能穩(wěn)定，設計結構靈活，方便進行多功能組合的特點，經濟實用，成本低廉。具有產生三種基本波形脈沖信號。波形輸出，且單脈沖輸出脈寬及連續(xù)脈沖輸出頻率可調，范圍從100HZ到1kHZ,步進為100HZ；幅度可調，從0到5伏，步進為。

　　

【正文】 三角波； 2： 方波； 3： 任意波地址； 4： 三角波和正弦波的疊加； 5： 方波和正弦波的疊加； 6： 方波和 三角波的疊加； 7： 三種波形的疊加） ADDIN： 地址輸入端； SININ： 正弦波輸入端； TRIIN： 三角波輸入端； 18 SQUIN： 方波輸入端； QADD： 地址輸出端； Q： 波形選擇輸出端； （ 6）仿真結果分析 經過仿真，從各個仿真圖上看得，基本上可以實現預期的波形產生功能。 綜合調試結果 1．基波的輸出波形如圖 17 所示： （ 1）方波 （ 2）正弦波 （ 3）三角波 圖 17 基波輸出波形圖 波與基波疊加的輸出波形 （ 1）正弦與其三次諧波的疊加，如圖 18 與圖 19 所示： )3s in31( s in4)(2 ttAtf ??? ?? f 1 ( t ) 4 A /? O ? t f 2 ( t ) A O ? t 圖 18 圖 19 （ 2）我們觀察到圖 20D 的波形，它也混有二次諧波，但這二次諧波帶有一定的相移 (圖 20C)。同樣地，當觀察到圖 21B 的波形，我們就知道它除了基波以外混有三次諧波 (見圖 21A)。圖 21D 的波形也混有三次諧波，并帶有一定相移 (圖 21C)。 19 （ A） （ B） （ C） （ D） 圖 20 基波與二次諧波疊加 （ A） （ B） （ C） （ D） 圖 21 基波與三次諧波的疊加圖 3．綜合調試數據 （ 1）輸出波形頻率范圍測試測試數據如下表 1 所示 : 表 1 預置頻率 輸出頻率 負載電阻 （歐姆） 正弦波 方波 三角波 100 100 500 100 800 100 1K 1 1 1 100 （ 2） 輸出波形幅度范圍測試，在頻率為 100HZ1KHZ 測得的輸出幅度數據范圍可以達到 05V 的要求。 20 第 6 章 結論 通過此次設計，讓我深深的感覺到自己所學知識真是非常的淺薄。面對電子技術日新月異的發(fā)展，利用 EDA 手段進行設計已成為不可阻擋的趨勢。相對于傳統至底向上的設計方式，自上而下的設計具有 其顯著的優(yōu)越性。利用 EDA 設計軟件輔助設計，方便快捷，減少了錯誤率的產生，縮短了產品的設計及上市周期，既減輕了設計工作量又滿足了商業(yè)利益的需求。 該系統以 FPGA10K10 器件為核心部件，可利用軟件編程實現了對 D/A轉換信號的處理。努力做到了線路簡單、高性價比的特點，充分利用了軟件編程，彌補了硬件元器件的不足。 在設計過程當中，遇到了軟件操作不熟練，程序編寫不規(guī)范等諸多問題，通過對問題的總結分析得出 ,應用軟件的主要功能必須熟練操作，才能提高工作效率，需要規(guī)范操作的地方必須嚴格按照使用說明操作，避免由于軟件使 用不當造成的錯誤產生。程序的編寫格式必須規(guī)范，模塊、端口以及信號變量的命名應當反映實際意義，縮進格式工整明了，方便閱讀理解，這樣有利于程序的編寫，有利于分析調試，也有利于程序的重復使用。 此次課題的設計已告一段落， 在這次畢業(yè)設計過程中 需要用一些不曾學過的東西時，就要去有針對性地查找資料，然后加以吸收利用，以提高自己的應用能力，而且還能增長自己見識，補充最新的專業(yè)知識 ，學會了一些編程方面的常用算法。 作為一名電子專業(yè)的畢業(yè)生，我將會繼續(xù)在新技術的道路上不斷鉆研、開拓進取。相信通過此次設計的鍛煉，我對專業(yè)知識和技 能的掌握將更加牢靠，在今后的工作和學習中，必將使我受益匪淺，取得應有的優(yōu)勢。 21 參考文獻 [1]潘松 ， 黃繼業(yè) . EDA技術實用教程（第二版） . 北京科學出版社 . [2]億特科技 . CPLD/FPGA 應用系統設計與產品開發(fā) . 人民郵電出版社 . [3]李輝 . PLD與數字系統設計 . 西安電子科技大學出版社 . [4]王志鵬 ， 付麗琴 . 可編程邏輯器件開發(fā)技術 MAX+PLUS 社 . [5]王道先 . VHDL電路設計技術 . 北京國防工業(yè)出版社 . [6] 趙不賄 . 在系統可編程器件與開發(fā)技術 . 機械工業(yè)出版社 . [7] 曾繁泰 . EDA工程的理論與實踐 . 電子工業(yè)出版社 . [8] 尹佳喜 ， 尹 仕 . 基于 CPLD的三相多波形函數發(fā)生器設計 2020920。 [9] 高淼 . 基于 FPGA的自治型 SPWM波形發(fā)生器的設計 20201017。 [10] 李剛強 . FPGA 設計中關鍵問題的研究 20201015。 22 致謝 在這里感謝余老師給我耐心的指導，在這次設計期間，碰到許多專業(yè)方面的難題，余老師都一一幫我解答，特別在教學繁忙的情況下，還為我們提 供了許多寶貴的資料和意見，并幫我們作出了詳細的分析，使我們更加順利地完成此次畢業(yè)設計。通過這兩周的時間，使我學到許多知識，明白了許多以前上課時無法理解的知識，還積累了一些較簡單的問題解決方案。與此同時也感謝同組做課程設計的同學，在設計過程中，有許多東西我不懂，他們都耐心地給我講解，給予我技術支援，幫助我解決了不少難題。另外由于該方面的設計水平有限，所以存在著許多缺陷和失誤，懇請老師批評指正。 23 附錄 WIDTH=8。 表示數據輸出位寬是 8 DEPTH=64。 表示共有 64 個 8 位數據點 ADDRESS_RADIX=HEX。 表示地址信號用十六進制數表示 DATA_RADIX=DEC。 表示輸出數據是十進制數 CONTENT BEGIN 00:255。01:254。02:252。03:249。04:245。05:239。06:233。07:225。 08:217。09:207。0A:197。0B:186。0C:174。0D:162。0E:150。0F:137。 10:124。11:112。12: 99。13: 87。14: 75。15: 64。16: 53。17: 43。 18: 34。19: 26。1A: 19。1B: 13。1C: 8。1D: 4。1E: 1。1F: 0。 20: 0。21: 1。22: 4。23: 8。24: 13。25: 19。26: 26。27: 34。 28: 43。29: 53。2A: 64。2B: 75。2C: 87。2D: 99。2E:112。2F:124。 30:137。31:150。32:162。33:174。34:186。35:197。36:207。37:217。 38:225。39:233。3A:239。3B:245。3C:249。3D:252。3E:254。3F:255。 END。 //： LIBRARY ieee。 USE 。 entity sindata is port(address:in std_logic_vector(5 downto 0)。 inclock:in std_logic。 q:out std_logic_vector(7 downto 0)。 end sindata。 architecture syn of sindata is signal sub_wire0 :std_logic_vector(7 downto 0)。 ponent 1pm_rom generic(1pm_width :natural。 1pm_widthid :natural。 1pm_address_control:string。 1pm_outdata:string。 1pm_file:string)。 port(address:in std_logic_vector(5 downto 0)。 inclock:in std_logic。 q:out std_logic_v ector(7 downto 0))。 24 end ponent。 begin q=sub_wire0(7 downto 0)。 1pm_rom_ponent:1pm_rom generic map(lpm_width=8,lpm_widthad=6, lpm_address_trol=registered,lpm_outdata=unregistered, lpm_file=D:/SIN_G/DATA/) port map(address=address,inclock=inclock,q=sub_wire0)。 end syn。 //正弦波信號發(fā)生器頂層設計源程序： library ieee。 use 。 use 。 entity signt is port(clk:in std_logic。 dout:out std_logic_vector(7 downto 0))。 end architecture dacc of singt is ponent sindata port(address:in std_logic_vector(5 downto 0)。 inclock:in std_logic。 q:out std_logic_vector(7 downto 0))。 end conponent。 signal q1:std_logic_vector(5 downto 0)。 begin process(clk) begin if clk39。event and clk=39。139。then q1=q1+1。 end if end process。 u1:sindata port map(address=q1,q=dout。in clock=clk)。 end。