【導(dǎo)讀】原型設(shè)計和產(chǎn)品生產(chǎn)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)。本文介紹了基于CPLD的m序列發(fā)生器的設(shè)計方法。

　　

【正文】 透徹的序列。 m 序列還是研究其它序列的基礎(chǔ)。它序列平衡，有最好的自相關(guān)特性，但互相關(guān)滿足一定條件的族序列數(shù)很少 (對于本原多項式的階數(shù)小于等于 13 的 m 序列，互為優(yōu)選對的序列數(shù)不多于 6)，且線性復(fù)雜度很小。 偽隨機(jī)信號是一種長周期信號 , 若觀測時間大于一個周期 ,便是確定性周期信號 ,并顯示出它的非隨機(jī)性 ,若觀測時間小于一個周期 ,它便是真實的隨機(jī)二進(jìn)制信號。偽隨機(jī)信號 x ( t) 與隨機(jī)二進(jìn)制信號 y ( t) 的區(qū)別如圖 1 所示。在鉆柱系統(tǒng)辨識中 , 正是要用到偽隨機(jī) 信號的隨機(jī)性。偽隨機(jī)信號是以零對稱的正、負(fù)兩電平信號 x ( t) ,它的產(chǎn)生分成兩步 , 首先通過反饋式移位寄存器獲得“ 1”、“ 0”兩狀態(tài)信號 ,然后 ,通過電平轉(zhuǎn)移把“ 1”轉(zhuǎn)換成正電平、把“ 0”轉(zhuǎn)換成對稱的負(fù)電平。下面僅討論 1”、“ 0”兩狀態(tài)信號的產(chǎn)生。在圖 2 中 ,從 n 級移位寄存器的第 n 級和第 k 級取出信號 ,進(jìn)行模 2 相加后 ,反饋至第 1 級 ,當(dāng)輸入移位時鐘脈沖后 ,在移位寄存器各級的輸出端 Q ,得到 2 n 1 位偽隨機(jī)信號。所謂模 2 相加就是表 1 所示真值表完成的邏輯運(yùn)算。圖 3 是 n = 4 , k = 3 時 ,4 級偽隨機(jī)信號產(chǎn)生的邏輯框圖。 圖 3 ( a) 是初始狀態(tài) 。 圖 3 ( b) 為第一個移位時鐘脈沖加入后各級的變化狀態(tài) 。 圖 3 ( c) 、 ( d) 是第二、三個移位時鐘脈沖加入后各級移位寄存器狀態(tài)右移的情況。以后移位時鐘脈沖加入后 ,各級狀態(tài)以此右移 。 4 級移位寄存器 , 每 1 級輸出均有 15 個狀態(tài) , 到了第 16 個狀態(tài)便開始重復(fù)。推廣到 n級反饋式移位寄存器 ,在反饋線取得合適時 ,可得到最大長度信號。其長度 N 為 N = 2 n 1若移位時鐘脈沖周期為Δ t , 則偽隨機(jī)信號的周期 T 為 T = NΔ t 28 圖 2 n 級移位寄存器 表 1 模 2相加真值表 圖 1 偽隨機(jī)信號 x ( t) 與隨機(jī)二進(jìn)制信號 y ( t) 29 圖 3 4 級偽隨機(jī)信號產(chǎn)生的邏輯框圖 按照圖 2 所示邏輯框圖 ,得到 N 較大的信號是很麻煩的。而用遞推法卻簡單得多 ,它是由給定的任意 n 個初始狀態(tài) ,以及反饋級數(shù) k 遞推出偽隨機(jī)信號的所有狀態(tài) ,遞推公式為 Qr = Qr k 221。 Qr n 式中 Qr 表示偽隨機(jī)信號的某一位狀態(tài) 。Qr k 表示從 Qr 1 開始 ,倒數(shù) k 位對應(yīng)的狀態(tài) 。Qr n 表示從 Qr 1 開始 ,倒數(shù) n 位對應(yīng)的狀態(tài)。遞推前 ,給定 n 位初始狀態(tài) ,則第 n + 1 位初始狀態(tài) Qn+1 , 等于從 Qn 開始倒數(shù) k 位對應(yīng)的狀態(tài)Qn+1 k 與從 Qn 開始倒數(shù) n 位對應(yīng)的狀態(tài) Qn+1 n 模 2 相加。第 n + 2 位狀態(tài) Qn+2 ,等于從 Qn+1 開始倒數(shù) k 位對應(yīng)的狀態(tài) Qn+2 k 與從 Qn+1 開始倒數(shù) n 位對應(yīng)的狀態(tài) Qn+2 n 模 2 相加。以此類推 ,可得出整個周期的偽隨機(jī)信號。 用遞推公式產(chǎn)生的偽隨機(jī)信號 , 在數(shù)字計算機(jī) 上可以用軟件來實現(xiàn)。 m 序列碼發(fā)生器 m 序列碼也稱偽隨機(jī)序列碼，其主要特點是： （ 1）每個周期中，“ 1”碼出現(xiàn) 2n1 次，“ 0”碼出現(xiàn) 2n11 次，即 0、 1出現(xiàn)概 30 率幾乎相等。（ 2）序列中連 1的數(shù)目是 n，連 0的數(shù)目是 n1。 （ 3）分布無規(guī)律，具有與白噪聲相似的偽隨機(jī)特性。 由于具有這些特點， m 序列碼在通信、雷達(dá)、系統(tǒng)可靠性測試等方面獲得了廣泛地應(yīng)用。 m序列碼發(fā)生器是一種反饋移位型結(jié)構(gòu)的電路，它由 n位移位寄存器加異或反饋網(wǎng)絡(luò)組成，其序列長度 M＝ 2n1，只有一個多余狀態(tài)即全 0狀態(tài)，所以稱為最大線性序列碼發(fā)生器。由于其結(jié)構(gòu)已定型， 且反饋函數(shù)和連接形式都有一定的規(guī)律，因此利用查表的方式就可以設(shè)計出 m序列碼。列出部分 m序列碼的反饋函數(shù) F 和移存器位數(shù) n的對應(yīng)關(guān)系。如果給定一個序列信號長度 M，則根據(jù) M＝ 2n1求出 n，由 n查表便可以得到相應(yīng)的反饋函數(shù) F。 例如，要產(chǎn)生 M=7 的 m 序列碼，首先根據(jù) M=2n1，確定 n=3， 再查表可得反饋函數(shù) (即 74LS194 的 )。 但由于電路處于全 0 狀態(tài)時， F=0，故采用此方法設(shè)計的 m序列發(fā)生器不具有自啟動特性。為了使電路具有自啟動特性可以采取兩種方法： (1)在反饋方程中加全 0 校正項 Q1Q2Q3, F=Q1⊕ Q3+Q1Q2Q3=Q1⊕ Q2 +Q1+Q2+Q3，其邏輯電路如圖 (a)所示。 表 7 m序列反饋函數(shù)表 反饋函數(shù)表 n M=2n1 反饋函數(shù) F 1 1 1 2 3 1,2 3 7 1， 3或 2， 3 4 15 4， 3 5 31 5， 3 6 63 6， 5 7 127 7， 6 8 225 8， 6， 5， 4 9 511 9,5 31 10 10232 10,7 11 2047 11,9 12 4095 12,11,8,6 13 8191 13,12,10， 9 14 16383 14,13,11,9 15 32767 15,14 16 65535 16， 14,13,11 17 131071 17,14 18 262143 18,17,16,13, 19 52287 19,18,17,14 20 1048575 20,17 21 2097151 21,19 22 4194303 22,21 23 8388607 23,18 24 16777215 24,23,21,20 注：反饋函數(shù) F 可由本原多項式求得，每級 F 可有一種或多種。 Q0Q1Q2Q3S0S1D3D1CP7 4 L S 1 9 4D2D0Q1Q2Q3Q4Z1CrS R清 0Q0Q1Q2Q3S1S0D3D1CP7 4 L S 1 9 4D2D0Q1Q2Q3Q4CrSR清 0ZCP1（ a ） （ b ）1CP 1≥1＝ 1≥11＝ 1≥1 圖 11 M=7的 m (a) 加全 0 校正項； (b) 利用全 0 狀態(tài)置數(shù) (2) 利用全 0 狀態(tài)重新置數(shù)，從而實現(xiàn)自啟動， 其邏輯電路如圖 (b)所示該電路輸出的 m 序列碼為 0011101。 32 7 m 序列的性質(zhì) 均衡特性 在 m 序列的一個周期中， 1 和 0 的數(shù)目基本相等。準(zhǔn)確的說， 1 的個數(shù)比 0的個數(shù)多一個。 游程特性 把一個序列中取值相同的那些連在一起的元素合稱為一個“游程”。在一個游程中元素的個數(shù)稱為游程長度。例如 產(chǎn)生的 m 序列的一個周期為 1000 1100 1110 1111 0111 1011 0101 1010 1101 0110 0011 1001 0100 0010 0001。在這一個周期中，共有 8 個游程，其中長度為 4 的游程有一個，即 1111；長度為 3 的有一個，即 000；長度為 2的有兩個，即 11 和 00；長度為 1的游程有 4 個，即單1和單 0。一般來說，在 m序列中，長度為 1的游程占游程總數(shù)的 1/2，長度為 2的游程占游程總數(shù)的 1/4，長度為 3 的游程占游程總數(shù)的 1/8??。長度為 k的游程數(shù)目占游程總數(shù)的 2?‐ k，其中 1≤ k≤ n1（ n 為寄存器數(shù)目）。 移位相加性 一個 m序列 M，與其經(jīng)任意次延時移位產(chǎn)生的另一個不同序列 M2模 2相加，得到的序列任然是這 m 序列的某個移位序列。 相關(guān)特性 令 xi為某時刻的 m 序列 ，而 xx+j為該序列的 j次移位后的序列，則自相關(guān)值可以通過公式計算： R(j)= (AD)/n ① 其中， A是 xi和 xi+j模 2 加后為 0 的數(shù)目， D 是 xi和 xi+j模 2加后為 1的數(shù)目。 33 由 m 序列的延時相加特性可知， xi和 xi+j模 2 加后仍是 m 序 列的一個元素，所以上式 ① 的分子就等于 m 序列一個周期中 0 的數(shù)目與 1的數(shù)目之差。又由 m序列均衡性可知， m 序列一周期中 0的數(shù)目比 1的數(shù)目少一個，因此分子就為 ，很顯然相關(guān)函數(shù)為： 1， j=0 R（ j） ={ 1/m ， j=1,2? ， m1 偽隨機(jī)特性 由于 m序列的均衡特性、游程特性，而且自相關(guān)函數(shù)為一沖激函數(shù)，這都與白噪聲特性相似。 8 序列信號發(fā)生器的設(shè)計和仿真實現(xiàn) m 序列生成單元的電路設(shè)計 圖 12 改進(jìn)型簡單線性碼序列發(fā)生器 系統(tǒng)組成 系統(tǒng)主要由兩部分組成：一部分是組成主電路的移位寄存器（由八個 D 觸發(fā)器串接而成）；另一部分反饋電路由異或門組成。系統(tǒng)正常工作時，這兩部分共同產(chǎn)生 m 序列，并且將需要反饋的某級的輸出端，通過異或，將信號輸送到第一級的輸入端。每來一個時鐘信號，輸出數(shù)據(jù)向左移移移位。通過這些數(shù)據(jù)的位移， 34 可以總結(jié)出規(guī)律性的變化。 程序方框圖 N Y N Y N Y m 序列發(fā)生器 根據(jù)移位寄存器的結(jié)構(gòu)可以知道，其由若干個 D 觸發(fā)器構(gòu)成。如果對每一個觸發(fā)器進(jìn)行描述的話，那么程序就會冗長，對程序的運(yùn)行速度有一定的影響， 特別是多級移位寄存器來說。因此，就必須事先在庫中建好，一遍隨時調(diào)用。所以，就采取用 COMPONENT 語句來描述，這樣就減短程序的長度。 例如： COMPONENT dff PORT(d,clk:IN STD_LOGIC。 q:OUT STD_LOGIC)。 END COMPONENT。 在構(gòu)造體的結(jié)構(gòu)描述中， COMPONENT 語句是基本的描述語句。該語句指定了本構(gòu)造體中所調(diào)用的是哪一個現(xiàn)成的邏輯描述模塊。因此，只要用COMPONENT 語句調(diào)用就行了，無需在構(gòu)造體中再對這些門電路進(jìn)行定義和描是否上升沿 ? 設(shè)置初始值 時鐘檢測 Rest=1? Z=00000000？ 計算 Z(0)的值（模 2 加） Z（ 0） =‘ 1’ 寄存器移位輸出 m 序列的一位 35 述。 對于多級移位寄存器來說，要產(chǎn)生多個相同的寄存器，如果用傳統(tǒng)方法，那么程序就會很長。因此可以采用 GENERATE 語句來進(jìn)行描述，這樣就可以使程序變得簡短。 例如： gl:FOR i IN 0 to 6 GENERATE dffx:dff PORT MAP(Z(i),clk,z(i+1))。 END GENERATE 。 GENERATE 語句用來產(chǎn)生多個相同的結(jié)構(gòu)，它有 FORGENERATE 和IFGENERATE 兩種形式，但常用的是 FORGENERATE。 在 FORGENERATE 結(jié)構(gòu)中所列舉的是并發(fā)處理語句。 COMPONENT_INSTANT 語句是結(jié)構(gòu)化描述中不可缺少的一個基本語句。該語句將現(xiàn)成元件的端口信號映射成高層次設(shè)計電路中的信號。這里有兩種映射方法：位置映射和名稱映射。本程序采用的是名稱映射。 所謂名稱映射，就是將已經(jīng) 存于庫中的現(xiàn)成模塊的各端口名稱賦予設(shè)計中模塊的信號名。 例如： dffx:dff PORT MAP(Z(i),clk,z(i+1)) VHDL 語言實現(xiàn) 對圖 2 所示的類似電路進(jìn)行 VHDL 語言描述，同時，在程序中增加必要的存儲單元設(shè)計，即可 實現(xiàn)設(shè)計思想。圖 2 所示的電路，在采用 VHDL 語言描述時，采用結(jié)構(gòu)描述方式較為合適?？? 編程 m序列發(fā)生器的程序設(shè)計如下： 4 級偽隨機(jī)信號產(chǎn)生的 程序 LIBRARY IEEE。 USE 。 標(biāo)準(zhǔn)邏輯數(shù)據(jù)庫 USE 。 無符號數(shù)庫 USE 。 比較和運(yùn)算庫 ENTITY mxulie IS PORT(clk:IN STD_LOGIC。 Reset :IN STD_LOGIC。 b:OUT STD_LOGIC)。 END mxulie。 36 ARCHITECTURE sample OF mxulie IS COMPONENT dff PORT(d,clk:IN STD_LOGIC。