【正文】 最后衷心感謝我的父母和親人，是他們多年來 在我 求學(xué)的道路上給予我始終如一的關(guān)心和支 持，使我充滿信心的完成了學(xué)業(yè)。 此外，我要特別感謝我的指導(dǎo)教師 王暕來 老師，感謝王 老師對(duì)我 的細(xì)心指導(dǎo)，王老師的熱情幫助和耐心指導(dǎo)是本次 畢業(yè) 設(shè)計(jì)得以順利完成的基礎(chǔ)， 王老師 不僅以他淵博的學(xué)識(shí)、敏銳超前的學(xué)術(shù)意識(shí)使我在學(xué)術(shù)方面受益匪淺，而且，他謙遜待人、嚴(yán)謹(jǐn)治學(xué)的作風(fēng)以及對(duì)工作認(rèn)真負(fù)責(zé)的態(tài)度還給我樹立了做人的榜樣。 本次 畢業(yè) 設(shè)計(jì)能夠順利完成，與系里諸位老師的幫助 是分不開的，在此，我要表示深深的感謝。 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 29 致 謝 四 年的 大學(xué) 生活很快就要結(jié)束了，在 四 年當(dāng)中我取得的所有成績(jī)和收獲 都離 不開那些曾經(jīng)給予我指導(dǎo)和幫助的人們。但是，通過實(shí)驗(yàn)證明了本設(shè)計(jì)的設(shè)計(jì)思想和設(shè)計(jì)方法是切實(shí)可行的。下面列出幾條改進(jìn)意見： 1．增加查找表的深度，這樣可以增加輸出波形頻率范圍：提高頻率分辨率；能夠采集頻率更高的波形，減少波形再生誤差和雜散噪聲； 2．本設(shè)計(jì)中能方便用戶控制的波形種類有限，對(duì)于任意波形的輸入控制，可利用現(xiàn)有的 FPGA 中的 ROM 資源來存儲(chǔ)波形周期數(shù)據(jù)，另外還可利用內(nèi)部資源來創(chuàng)建 RAM 來存儲(chǔ)波形 ,，并且借助編程語言編寫軟件，利用單片機(jī)的串口與上位機(jī)通信來實(shí)現(xiàn)任意波形的周期數(shù)據(jù)送入 FPGA。并重點(diǎn)介紹了 直接 數(shù)字頻率合成技術(shù)； 2．研究了基于 DDS 原理利用 FPGA 的具體實(shí)現(xiàn)波形發(fā)生器的設(shè)計(jì)方法，并完成了設(shè)計(jì)任務(wù)； 3．通過硬件編程方式完成了 FPGA 芯片的 DDS 功能設(shè)計(jì)； 4．完成波形發(fā)生器的參數(shù)測(cè)試及功能驗(yàn)證。 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 28 結(jié) 論 本文結(jié)合 DDS 波形發(fā)生器的設(shè)計(jì)和實(shí)現(xiàn)，從理論和實(shí)際兩個(gè)方面，對(duì)數(shù)字直接頻率合成技術(shù)進(jìn)行了研究。 圖 42 正弦波的 Modelsim 功能仿真波形 圖 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 26 圖 43 方波的 Modelsim 功能仿真波形圖 圖 44 三角波的 Modelsim 功能仿真波形圖 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 27 圖 45 鋸齒波的 Modelsim 功能仿真波形圖 以上 圖中 K 為頻率控制字， phase 為相位控制字，波形的頻率隨著頻率控制字 K 的改變而改變，波形的相位隨著相位控制字 phase 的改變而改變。 end assign data_o = En ? mem[addr] : 0。 reg [31:0] mem[0:511]。 input En。 endmodule 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 25 DDS 波形發(fā)生器 ROM 模塊 module sin_rom( addr, En, data_o )。 30000 $stop。 K = 10。 30000 (negedge Clk) phase = 200。 (negedge Clk) Loc k = 0。 (negedge Clk) Loc k = 1。 (negedge Clk)。 phase = 0。 Rst_n = 1。 dds uut1( .Clk(Clk), .Rst_n(Rst_n), .Loc k(Loc k), .phase(phase), .En(En), .K(K), .data_sin(data_sin), )。 w ire [31:0] data_sin。 reg [7:0] K。 reg Loc k。 reg Clk。 sin_rom uut1( .addr(addr_t), .En(En), .data_o(data_sin) )。 else if(En) addr = addr + K_buf。 else if(Loc k) K_buf = K。 w ire [8:0] addr_t。 reg [8:0] addr。 input [7:0] phase。 input Loc k。 input Rst_n。 圖 41 DDS 波形發(fā)生器的結(jié)構(gòu)框圖 頻率字 寄存器 頻率字 累加器 尋址 累加器 波形 存儲(chǔ)器 相位字 寄存器 控制字 寄存器 基準(zhǔn)時(shí)鐘 CLK 頻率控制字 相位控制字 波形控制 字 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 22 DDS 波形發(fā)生器模塊劃分 DDS 波形發(fā)生器頂層模塊 module dds( Clk, Rst_n, En, Loc k, phase, K, data_sin, )。波形 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 21 存儲(chǔ)器是 DDS 的關(guān)鍵部分，設(shè)計(jì)時(shí)首先需要對(duì)時(shí)域波形進(jìn)行采樣，將采樣的波形數(shù)據(jù)儲(chǔ)存到波形存儲(chǔ)器 RO M 中，每一個(gè)地址對(duì)應(yīng)一個(gè)波形點(diǎn)的數(shù)值。該系統(tǒng)可實(shí)現(xiàn)標(biāo)準(zhǔn)的方波、三角波和正弦波輸出。在 DDS 系統(tǒng)中， FPGA 的主要完成 :(l)保存頻率字 ； (2)保存相位字 ； (3)構(gòu)成相位累加器，產(chǎn)生波形 ROM 的地址 ； (4)形成波形 ROM。因此，采用 FPGA 來設(shè)計(jì) DDS 系統(tǒng)具有很高的性價(jià)比。相比之下 FPGA 的功能完全取決于設(shè)計(jì)需求，可以復(fù)雜也可以簡(jiǎn)單，而且 FPGA 芯片還支持在系統(tǒng)現(xiàn)場(chǎng)升級(jí)，雖然在精度和速度上略有不足，但也 能基本滿足絕大多數(shù)系統(tǒng)的使用要求。用 FPGA 設(shè)計(jì) DDs 電路比采用專用 DDS 芯片更為靈活。 FPGA 的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計(jì)非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。 哈爾濱工業(yè)大學(xué) 華德應(yīng)用技術(shù)學(xué)院 畢業(yè)設(shè)計(jì)（論文） 20 第 4 章 DDS 波形發(fā)生器的 FPGA 實(shí)現(xiàn) 早期的 DDS 系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個(gè)電路系統(tǒng)運(yùn)行頻率的升高，采用分離器件構(gòu)建的 DDS 電路有其自身無法克服的缺點(diǎn)，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。 下圖所示為 FPGA 開發(fā)流程圖。 (7)Verilog 語言對(duì)仿真提供強(qiáng)大的支持，雖然現(xiàn)在出現(xiàn)了專門的用于驗(yàn)證的語言，但用 verilog 語 言直接對(duì)設(shè)計(jì)進(jìn)行測(cè)試任然是大部分工程師的首選。 (6)VerilogHDL 語言的描述能力可以通過使用編程語言接口 (PLI)機(jī)制進(jìn)一步擴(kuò)展。 (4)所有的后端生產(chǎn)廠商都提供 verilog 的庫(kù)支持，這樣在制造芯片時(shí)，可以有更多的選擇。verilog 語言中提供開關(guān)級(jí)、門級(jí)、 RTL 級(jí)和行為級(jí)支持，一個(gè)設(shè)計(jì)可以先用行為級(jí)語法描述它的算法，仿真通過后，再用 RTL 級(jí)描述，得到可綜合的代碼。采用 Verilog 語言設(shè)計(jì)的優(yōu)點(diǎn)有以下幾點(diǎn) : (l)作為一種通用的硬件描述語言， Verilog 易學(xué)易用，因?yàn)樵谡Z法上它與 C 語一言非常類似，有 C 語言編程經(jīng)驗(yàn)的人很容易發(fā)現(xiàn)這一點(diǎn)。由于 Verilog 私有性，妨礙了使用者之間的交流與共享，為與 vHDL 語言競(jìng)爭(zhēng)， 1990年， Cadenee 公司決定公開 verilogHDL 語一言。隨著這種仿真器的流行， verilogHDL語言得到迅速發(fā)展。 VerilogHDL 語言是硬件描述語言中的一種，它是在 1983 年由 Gat way Design Automation 公司的 philMoothy 首 創(chuàng)。軟件設(shè)計(jì)語言中沒有時(shí)序概念，難以描述信號(hào)間的時(shí)序關(guān)系。它可以使數(shù)字邏輯電路設(shè)計(jì)者利用這種語言來描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化 (EDA)工具進(jìn)行仿真，自動(dòng)綜合到門級(jí)電路，再利用 ASIC 或 FPGA 實(shí)現(xiàn)其具體功能。 5. 我們給 clk 來個(gè)輸入激勵(lì)，在 object 窗口中選中 clk，右鍵選 clock，給它定義個(gè)時(shí)鐘。 wave 窗口剛打開時(shí)是空的，需要在 objects 窗口的 add wave signals in region。 4. ModelSim 有很多窗口，一開始只要選擇 view 下面的 objects 和 wave 窗 口就 行了。 3. 編譯這個(gè)文件，通過之后， work 下面會(huì)出現(xiàn) counter 這個(gè)實(shí)體。 2. 打開 Modelsim，首先 create project，工程名隨意取了，比如命名為 test，目錄設(shè)在 modelsimStudy 下，默認(rèn)的 庫(kù) work 不變（ 這樣 就 不 用 管什 么 建 立庫(kù) 之 類 的 東西 了 ）。用任何文本編輯器編輯一個(gè)簡(jiǎn)單的例子程序，比如計(jì)數(shù)器 。 ModelSim SE 支持 PC、 UNIX 和 LINUX 混合平臺(tái)；提供全面完善以及高性能的驗(yàn)證功能；全面支持業(yè)界廣泛的標(biāo)準(zhǔn)； Mentor Graphics 公司提供業(yè)界最好的技術(shù)支持與服務(wù)。 ModelSim 分 幾種不同的版本： SE、 PE、 LE 和 OEM，其中 SE 是最高級(jí)的版本 ,而集成在 Actel、 Atmel、 Altera、 Xilinx 以及 Lattice等 FPGA 廠商設(shè)計(jì)工具中的均是其 OEM 版本。它采用直接優(yōu)化的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù) IP 核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計(jì)的首選仿真軟件。 一般來說，完整的 FPGA 設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證、板級(jí)仿真驗(yàn)證與調(diào)試等主要步驟 。這種方法的優(yōu)點(diǎn)是可以充分利用現(xiàn)有的設(shè)計(jì)資源。采用硬件描述語言的優(yōu)點(diǎn)易于使用自頂向下的設(shè)計(jì)方法、易于模塊規(guī)劃和復(fù)用、移植性強(qiáng)、通用性好 。這些 LPM 模塊和 IP 核都大大簡(jiǎn)化了設(shè)計(jì)過程，縮短了開發(fā)周期。另外，為了方便設(shè)計(jì)， Quartus II 還提供了免費(fèi) LPM 模塊供用戶調(diào)用，如計(jì)數(shù)器、存儲(chǔ)器、加法器、乘法器等。Quartus 版本幾乎支持 Altera 現(xiàn)行的所有 FPGA，在該集成開發(fā)環(huán)境中可以實(shí)現(xiàn)電路的設(shè)計(jì)、綜合、適配到最后形成下載文件以及在線配置 FPGA，還能對(duì)電路進(jìn)行功能仿真，對(duì)適配后形成的最終電路進(jìn)行時(shí)序仿真。因此， FPGA 的使用非常靈活。當(dāng)需要修改 FPGA功能時(shí)，只需換一片 EPROM 即可。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 (4)FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 (2)FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。這些豐富的硬件資源為我們實(shí)現(xiàn) DDS 提供了便利。另外， CycloneII 系列的 FPGA 采用了 的內(nèi)核電壓，將功耗降到了非常低的范圍。在本設(shè)計(jì)中，選用的 FPGA 是 Altera 公司的 Cyclone II 系列的 EP2C5Q208。 FPGA 內(nèi)部有著非常豐富的布線資源，這些布線資源根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而不同的等級(jí)，有一些是全局性的專用布線資源，用以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線；一些叫做長(zhǎng)線資源，用以完成器件 Bank間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線，也稱為 Low Skew信號(hào)的布線；還有一些叫做短線資源，用以完成基本邏輯單元之間的邏輯互聯(lián)與布線。 FPGA 內(nèi)嵌的塊 RAM 一般可以靈活配置為單端口 RAM（ Single Port RAM）、雙端口 RAM（ Double Ports RAM）、偽雙端口 RAM（ Pseudo