基于fpga的基于dds技術(shù)的信號(hào)發(fā)生器設(shè)計(jì)-閱讀頁
2025-07-03 15:39本頁面
【正文】 Y IEEE。USE 。 S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。ARCHITECTURE behav OF ADDER32B IS BEGIN S = A + B。 10位加法器程序設(shè)計(jì)LIBRARY IEEE。USE 。 S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。ARCHITECTURE behav OF ADDER10B IS BEGIN S = A + B。 32位寄存器器程序設(shè)計(jì)LIBRARY IEEE。ENTITY REG32B IS PORT ( Load : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。ARCHITECTURE behav OF REG32B ISBEGIN PROCESS(Load, DIN) BEGIN IF Load39。139。 END IF。END behav。 10位寄存器模塊USE 。 DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。END REG10B。EVENT AND Load = 39。 THEN DOUT = DIN。 END PROCESS。 頂層程序設(shè)計(jì)及仿真 (1) 程序的功能通過頂層程序?qū)⒚總€(gè)子程序聯(lián)系起來，從而實(shí)現(xiàn)分頻，輸出不同波形，調(diào)相等功能。 DDS頂層設(shè)計(jì)USE 。ENTITY DDS_VHDL IS PORT ( CLK : IN STD_LOGIC。 選擇輸出波形 FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 相位控制字 FOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0))。ARCHITECTURE one OF DDS_VHDL IS COMPONENT ADDER32B PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 COMPONENT REG32B PORT ( LOAD : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 COMPONENT REG10B PORT ( LOAD : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 COMPONENT ADDER10B PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 COMPONENT myrom1 PORT ( address : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。q : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 COMPONENT ssb PORT ( clock:IN std_logic。 q:OUT std_logic_vector(9 DOWNTO 0) )。 COMPONENT am PORT ( clock:IN std_logic。 q:OUT std_logic_vector(9 DOWNTO 0) )。 COMPONENT fangbo PORT ( clock:IN std_logic。 q:OUT std_logic_vector(9 DOWNTO 0) )。 COMPONENT juchibo PORT ( clock:IN std_logic。 q:OUT std_logic_vector(9 DOWNTO 0)) 。 COMPONENT sanjiaobo PORT ( clock:IN std_logic。 q:OUT std_logic_vector(9 DOWNTO 0)) 。 COMPONENT chiose PORT ( c1,c2,c3,c4,c5,c6:IN std_logic_vector(9 DOWNTO 0)。選擇輸出 q:OUT std_logic_vector(9 DOWNTO 0) )。 SIGNAL F32B,D32B,DIN32B:STD_LOGIC_VECTOR(31 DOWNTO 0)。SIGNAL cc1 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc3 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc6 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。SIGNAL cc8 : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 F32B(31 DOWNTO 23)=000000000。 F32B(14 DOWNTO 0)=000000000000000 。 u1 : ADDER32B PORT MAP( A=F32B,B=D32B, S=DIN32B )。 u3 : myrom1 PORT MAP( address=SIN10B, q=cc1, clock=CLK)。 u5 : REG10B PORT MAP( DOUT=SIN10B,DIN=LIN10B, LOAD=CLK )。 u7 : fangbo PORT MAP( address=SIN10B,q=cc3, clock=CLK )。u9: : chiose MAP( c1=cc1,c2=cc2,c3=cc3,c4=cc4,c5=cc7,c6=cc8,cho=sel,q=FOUT)。u14 : ssb PORT MAP( address=SIN10B,q=cc8, clock=CLK )。(4) 仿真波形及分析通過改變sel可以改變輸出波形，通過改變FWORD頻率控制字改變輸出波形的頻率，本次實(shí)訓(xùn)不用相位改變。將頻率控制字放在32位加法器的2215位上，然后將輸出放在32位加法器的3122位上，通過32位加法器即控制了頻率，有進(jìn)行了分頻，可謂是兩全其美。（2）原因分析：最先做的時(shí)候其他波形是通過VHD設(shè)計(jì)的，當(dāng)時(shí)沒有進(jìn)行分頻。當(dāng)然之后對(duì)程序進(jìn)行了重新設(shè)計(jì)。故障二：（1）現(xiàn)象：波形失真特別嚴(yán)重，示波器需要放大頻率至最大才能看。故障三：（1）現(xiàn)象：經(jīng)過分頻后，波形依舊失真，即使是最小的頻率控制字依舊失真，三角，方波鋸齒波的尖都圓潤。通過滑動(dòng)變阻器降低幅度后解決了失真問題。（2）原因分析：由于載波和調(diào)制信號(hào)頻率差距100倍，導(dǎo)致示波器頻率失真，在示波器上波峰位置嚴(yán)重失真。并且通過ROM做出AM波和DSB波。這和不放棄的信念是分不開的。但最后都一一解決了。通過FPGA器件，我們可以方便、快速開發(fā)出很多復(fù)雜的數(shù)字電路以供實(shí)際需要，通過編寫代碼省去了許多硬件連接，增強(qiáng)了系統(tǒng)的可靠性。本次課程設(shè)計(jì)是2人一組完成，這也鍛煉了我與人合作的能力，這是十分有必要的，因?yàn)榻窈笤诠ぷ髦斜仨氁c人合作才能完成項(xiàng)目。
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