【文章內(nèi)容簡(jiǎn)介】 系統(tǒng) 在軟件的支持下 通過 FPGA 的 I/O 口產(chǎn)生譯碼地址 來控制多路模擬開關(guān) 按一定的時(shí)間周期選通電路 出入信號(hào) ， 并用 周期 更長(zhǎng)的時(shí)鐘來控制 采樣保持器和A/D 轉(zhuǎn)換器， 以實(shí)現(xiàn) 循環(huán)讀入數(shù)據(jù)并且實(shí)時(shí)顯示數(shù)據(jù)（ 該系統(tǒng) 借助 LCD），最后通過通用異步收發(fā)器 UART（ Universal Asynchronous Receiver Transmitter） 往 PC 機(jī) 實(shí)時(shí)存入數(shù)據(jù)，且 要求歷史數(shù)據(jù) 可 被查詢 。 課題任務(wù) 該數(shù)據(jù)采集器設(shè)計(jì)要求的 基本性能如下： 1） 至少能采集三種以上不同傳 感器 輸出 的信號(hào)，即溫度傳感器、 壓力傳感器、 液位 傳感器； 2）調(diào)理 傳感器輸出 信號(hào) ，使其 幅值達(dá)到集成芯片能接受的值即 1~5V 或 4~20mA； 3） 實(shí)現(xiàn) 三通道同步 循環(huán) 采樣，采樣頻率 50HZ~500HZ，采樣精度 8 位； 4） 用 LCD1602 實(shí)時(shí)顯示三路信號(hào)； 5） 利用 UART 實(shí)時(shí)存儲(chǔ)采集數(shù)據(jù)。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書（畢業(yè)論文） 4 根據(jù)上述性能指標(biāo)， 整個(gè)系統(tǒng)的關(guān)鍵是控制芯片的設(shè)計(jì)。本設(shè)計(jì)所用的 FPGA 采用外部時(shí)鐘源來提供系統(tǒng)工作時(shí)鐘， 晶振的時(shí)鐘 頻率為 4MHz， 在軟件編程的基礎(chǔ)上， 對(duì)外部時(shí)鐘進(jìn)行分頻產(chǎn)生不同的時(shí)鐘信號(hào)，來分別控制各外部器件協(xié)調(diào)工作 。 那么采 樣保持選用的通用型器件 LF398，其響應(yīng)速度快精度高， A/D 轉(zhuǎn)換器則采用 TLC5510 高速轉(zhuǎn)換器 為 8 位輸出， 而數(shù)字信號(hào)則直接讀入 FPGA 經(jīng)處理 輸出到 LCD1602 上顯示，并保存到上位機(jī)上。 課題 的 主要 工作 為 系統(tǒng)的軟件設(shè)計(jì)和硬件設(shè)計(jì)兩部分：軟件設(shè)計(jì)主要完成模擬 信號(hào)測(cè)量轉(zhuǎn)換 電路的時(shí)序控制和 FPGA 內(nèi) 數(shù)據(jù)預(yù)處理模塊、 數(shù)據(jù)采集模塊、 LCD 顯示模塊、通信控制器模塊的設(shè)計(jì)及仿真；硬件部分 首先 完成模擬 信號(hào)采集電路 和數(shù)字電路 Protel原理圖繪制 ，然后根據(jù)原理圖 選擇合適器件并搭建電路，最后連接傳感器和液晶顯示器下載程序進(jìn)行 調(diào)試。 論文安排 本論文 采用三級(jí)目錄格式撰寫， 共分為五 章 。 具體內(nèi)容安排 ：第 1 章引言 ， 闡述了選題背景和意義，分析了國(guó)內(nèi)外相關(guān)技術(shù)的發(fā)展動(dòng)態(tài) 及研究現(xiàn)狀 ，并對(duì)本論文的主要工作進(jìn)行了介紹 。第 2 章 ，通過對(duì)信號(hào)采集和 處理中涉及的信號(hào)、測(cè)量控制通道、通信接口等各部分綜合分析，確定本系統(tǒng)的總體方案，并給出系統(tǒng)總體結(jié)構(gòu)框圖 ， 為后續(xù)設(shè)計(jì)做準(zhǔn)備。第 3 章 ， 先簡(jiǎn)單介紹了 FPGA 的結(jié)構(gòu)原理 、 設(shè)計(jì)技術(shù)， 并對(duì)其選型和性能進(jìn)行分析。 然后 詳細(xì)介紹了多通道采樣模塊中信號(hào)調(diào)理電路、 A/D 轉(zhuǎn)換電路、輸入輸出接口、顯示模塊，并詳細(xì)介紹了所用 到的 主要器件 性能。第 4 章 ，先對(duì) 對(duì)系統(tǒng) 軟件 開發(fā) 平臺(tái) 和編程語言 進(jìn)行了介紹， 后 面 詳細(xì)介紹了程序設(shè)計(jì)思想和設(shè)計(jì)流程 ，且配備了仿真結(jié)果 。第 5 章 ，主要講 系統(tǒng)調(diào) 試 ，記錄了程序 下載和調(diào)試的過程及 結(jié)果 ，并作了簡(jiǎn)單分析 。結(jié)論部分 則是對(duì)整個(gè)論文的工作 成果進(jìn)行總結(jié)， 也有設(shè)計(jì)本課題未完成的遺憾， 并提出 了進(jìn)一步 的 展望。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書（畢業(yè)論文） 5 第 2 章 多路信號(hào) 采集器的總體設(shè)計(jì) 系統(tǒng)總體方案 系統(tǒng)分析 基于 FPGA 的多路信號(hào)采集器系統(tǒng) 涉及的 內(nèi)容 包括， 信號(hào)的采集，數(shù)據(jù)的傳輸，數(shù)據(jù)的處理和存儲(chǔ)， 實(shí)時(shí)信息的顯示。 如前所述系統(tǒng)的工作流程為 ： 首先要對(duì)多通道模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，然后對(duì)其進(jìn)行 緩存處理和必要的轉(zhuǎn)換 ，最后將處理后的結(jié)果傳送到PC 機(jī) 。這 需要結(jié)合各個(gè)模擬傳感器輸出的信號(hào)的特點(diǎn)和系統(tǒng)各項(xiàng)指標(biāo)選擇合適的調(diào)理電路、 A/D 轉(zhuǎn)換 、信號(hào)處理器和顯示模塊等。前端模擬部分前人已做了大量的研究工作，技術(shù)比較成熟，方案比較固定，本節(jié)重點(diǎn)針對(duì)數(shù)字部分的方案進(jìn)行討論。 信號(hào)處理器的選擇 在高性能數(shù)據(jù)采集系統(tǒng)中，傳統(tǒng)方法多采用單片 機(jī)或 DSP(數(shù)字信號(hào)處理器 )作為 控制器 ，控制 A/D 轉(zhuǎn)換 、存儲(chǔ)器和其他外圍電路的工作。單片機(jī)的時(shí)鐘頻率較低，各種功能都要靠軟件的運(yùn)行 來實(shí)現(xiàn)，軟件運(yùn)行時(shí)間在整個(gè)采樣時(shí)間中占很大的比例，效率低，難以適應(yīng)高速數(shù)據(jù)采集系統(tǒng)的要求。 DSP 雖然運(yùn)算速度快，擅長(zhǎng)處理密集的乘加運(yùn)算，但很難完成外圍的復(fù)雜硬件邏輯控制 [5]?；趩纹瑱C(jī)和 DSP 設(shè)計(jì)的數(shù)據(jù)采集系統(tǒng)都有一定的不足，在高速數(shù)據(jù)采集方面， FPGA 顯示出兩者無法比擬的優(yōu)勢(shì)。因?yàn)?FPGA 鐘頻率高，內(nèi)部時(shí)延小，全部控制邏輯由硬件完成，速度快，組成形式靈活，可以集成外圍控制、譯碼和接口電路 。最重要的是 FPGA 可以采用 IP 內(nèi)核技術(shù)，通過繼承、共享或購買所需的知識(shí)產(chǎn)權(quán)內(nèi)核提高開發(fā)進(jìn)度。利用 EDA 工具進(jìn)行設(shè)計(jì)、 綜合和驗(yàn)證，加速了設(shè)計(jì)過程，降低了開發(fā)風(fēng)險(xiǎn)，縮短了開發(fā)周期，效率高，而且更能適應(yīng)市場(chǎng)。綜合考慮，本設(shè)計(jì)最終采用單片 FPGA 作為核心控制與處理芯片，完成信號(hào)采集和處理等功能。FPGA 的 I/O 端口多、可在線編程、便于擴(kuò)展等眾多優(yōu)勢(shì)將在本設(shè)計(jì)中展現(xiàn)。 傳輸總線接口的選擇 傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)傳輸接口在低速時(shí)常采用標(biāo)準(zhǔn)串行口或并行口，高速時(shí) 一般采用 PCI 總線接口。它們各自的特點(diǎn)如下：標(biāo)準(zhǔn)串行口或并行口應(yīng)用開發(fā)比較簡(jiǎn)單，即硬件電路和編程簡(jiǎn)單但是數(shù)據(jù)傳輸速率較低； PCI 總線數(shù)據(jù)傳輸速率高，可以達(dá)到IGbps， 但是硬件設(shè)計(jì)和驅(qū)動(dòng)開發(fā)難度較大， PCI 卡的尺寸面積限制了 I/O 接口的擴(kuò)展，不能在筆記本電腦或便攜式 PC 上安裝，而且驅(qū)動(dòng)程序安裝使用不方便；目前流行的內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書（畢業(yè)論文） 6 傳輸協(xié)議的傳輸速率最高 可 達(dá) 480Mbps，而且其接口簡(jiǎn)單、便攜、可熱插拔的優(yōu)點(diǎn) 然而用硬件描述語言來開發(fā)的難度太大 。 由于本設(shè)計(jì)要求的數(shù)據(jù)傳輸速度不高，考慮到編程的快捷和連接電路的簡(jiǎn)單，及其系統(tǒng)的穩(wěn)定性和經(jīng)濟(jì)。本設(shè)計(jì)系統(tǒng)采用通用串行通信接口 RS232。 理論知識(shí) 根據(jù)系統(tǒng)分析有必要介紹一下關(guān)鍵的理論知識(shí)，即 信息論基礎(chǔ) 和 采樣理論和采樣方式 [6]。 信息論基礎(chǔ) 。 信息論是運(yùn)用概率論與數(shù)理統(tǒng)計(jì)的方法研究信息、信息熵、通信系統(tǒng)、數(shù)據(jù)傳輸、加密學(xué)、數(shù)據(jù)壓縮等問題的應(yīng)用數(shù)學(xué)學(xué)科。信息與物質(zhì)和能量息息相關(guān)，但又與物質(zhì)和能量有本質(zhì)的區(qū)別。信息是具體的，并且可以被人（動(dòng)物、機(jī)器等）所感知、提取、識(shí)別，可以被傳遞、存儲(chǔ)、變換、處理、顯示、檢索和利用。信息的傳遞要伴隨能量的傳遞，信息在傳遞過程中的物理表現(xiàn)形式就是信號(hào) “ 00~11” 。 信息技術(shù)是指獲取、傳遞、處理和利用信息的技術(shù)，是一個(gè)綜合性的科學(xué)技術(shù)體系，它涉及下列許多學(xué)科與技術(shù)分支： (1) 信息獲取技術(shù)： 主要涉及到獲取自然信息的技術(shù)，包括傳感器技術(shù)、測(cè)量 技術(shù)和存儲(chǔ)技術(shù)等。數(shù)據(jù)采集技術(shù)就是信息獲取技術(shù)； (2) 信息傳遞技術(shù)：包括各種信息的發(fā)送、傳輸、接收、顯示、記錄技術(shù)，特別是人機(jī)信息交換技術(shù)； (3) 信息處理技術(shù)：包括各種信息的變換、加工、放大、濾波、提取、壓縮等技術(shù)，特別是數(shù)字信號(hào)處理與人工智能技術(shù)； (4) 信息利用技術(shù)：包括各種利用信息進(jìn)行控制、操縱、指揮、管理決策的技術(shù) 。 采樣理論和采樣方式 。 自 然界中，需要獲取的信號(hào)絕大部分是時(shí)間上和幅值上連續(xù)變化的模擬量，而機(jī)器能識(shí)別的信號(hào) 是離散的數(shù)字量，于是很自然就牽涉到信號(hào)的提取和轉(zhuǎn)換。 采樣定理：設(shè)連續(xù)信號(hào) x(t)的頻譜為 W(f)，以采樣間隔 T 采樣將到的離散信號(hào)為 X(nT)。如果 x(t)有截止頻率 fc，即當(dāng) f=fc 時(shí)， W(f)=0，且滿足 cfT1? （ 21） 時(shí)，離散信號(hào) X(nT)完全能確定連續(xù)信號(hào) x(t)。 理論上，只要采樣頻率大于兩倍的截止頻率，采樣信號(hào)都能被重構(gòu)。但在實(shí)際數(shù)據(jù)內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書（畢業(yè)論文） 7 采集系統(tǒng)中，采樣的頻率一般是幾倍、十幾倍或幾十倍于 截止頻率。 然而 采樣頻 率也不能太高，否則對(duì) ADC 采樣速度的要求也越高，同時(shí)得到的數(shù)據(jù)也越多，對(duì)計(jì)算機(jī)的處理能力也要求越高 ，那么很自然就會(huì)增加系統(tǒng)開發(fā)的難度和成本 。 系統(tǒng)結(jié)構(gòu)框圖 本設(shè)計(jì)系統(tǒng)的功能是完成同時(shí)對(duì)三路不同信號(hào)的同時(shí)采集，為此針對(duì)不同的傳感器設(shè)計(jì)了不同的調(diào)理電路，然而考慮到硬件資源的節(jié)省，采用同一個(gè)數(shù)據(jù)傳輸通道實(shí)行分時(shí)傳送，即用 CD4051 作為模擬通道的開關(guān)，這是一種能實(shí)現(xiàn)對(duì) 8 路信號(hào)控制的開關(guān)，用 LF398 作為采樣保持器， A/D 轉(zhuǎn)換采用 TLC5510 高數(shù)采樣 轉(zhuǎn)換 器件。 至于 歷史數(shù)據(jù)的保存，本系統(tǒng)則 利用 和 PC 機(jī)之 間的串口 采用 UART 通訊 協(xié)議 保存到上位機(jī)上，顯示則通過 LCD1602 來實(shí)現(xiàn)。系統(tǒng)的采集信號(hào)詳細(xì)信息如表 所示。 表 采集信息列表 序號(hào) 采樣信號(hào)名稱 性質(zhì)（開關(guān)、模擬） 傳感器 占用硬件資源 1 溫度 數(shù)字量 DS18B20 占用一個(gè) I/O 口 2 壓力 模擬量 PJT204 一個(gè)模擬測(cè)量輸入口 3 液位 模擬量 DX130 一個(gè)模擬測(cè)量輸入口 根據(jù) 上述分析， 確定系統(tǒng)方案。 基于 FPGA 的 多 信號(hào) 據(jù)采集器的系統(tǒng)硬件結(jié)構(gòu)框圖如下圖 所示。 F P G A多路模擬開關(guān)調(diào) 理電 路顯示串口通信上位機(jī)緩 存時(shí) 鐘 電 路鍵 盤數(shù) 字 型 傳感 器傳 感 器調(diào) 理電 路傳 感 器......采 樣保 持A / D轉(zhuǎn) 換 圖 系統(tǒng)結(jié)構(gòu)框圖 在 圖 中，系統(tǒng)的核心部件是 控制器 （ FPGA）、時(shí)鐘電路； 重要部件是測(cè)量通道，包括傳感器及其調(diào)理電路、模擬多路開關(guān)、采樣保持、 A/D 轉(zhuǎn)換模塊， LCD 液晶顯內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書（畢業(yè)論文） 8 示和上位機(jī)通信模塊；基礎(chǔ)部件是電源供給電路。 控制器。 在本設(shè)計(jì)系統(tǒng)中，由于各個(gè)部件的時(shí)鐘和時(shí)序不一，并且還要對(duì)采集的數(shù)據(jù)進(jìn)行算術(shù)運(yùn)算和邏輯判斷等工作，所以要求控制芯片要有足夠強(qiáng)的運(yùn)算能力和足夠多的輸入輸出管腳。本設(shè)計(jì)采用的 Altera 公司的 FLEX10KEPF10K20RC2084 型 FPGA芯片。該芯片具有 具有上萬邏 輯門，一百多個(gè)用戶可自定義的引腳，所以結(jié)合外部晶振提供的時(shí)鐘完全能夠提供精確的時(shí)序控制。 測(cè)量通道。 隨著科學(xué)技術(shù)尤其是微電子技術(shù)的進(jìn)步和發(fā)展，傳感器也出現(xiàn)大量的數(shù)字型（即把調(diào)理和模數(shù)轉(zhuǎn)換集成到一個(gè)微小器件上）。所以，對(duì)于溫度的采集可選用 DS18B20 直接 連 接到控制芯片上作為一個(gè)單獨(dú)的采集通道。盡管， FPGA 的引腳眾多功能強(qiáng)大，完全可以支持多通道同步采集，為了節(jié)約硬件資源，模擬信號(hào) 的傳輸轉(zhuǎn)換 通道 由通用型 采樣保持器 LF398 和高效率的 A/D 轉(zhuǎn)換器 TLC5510 組成 。 針對(duì)不同傳感器對(duì) 調(diào)理電路 要求不一樣 ，本系統(tǒng) 也為選擇的壓力和液位傳感器設(shè)計(jì) 調(diào)理 電路，并將在在后續(xù)的章節(jié)中 介紹。 實(shí)時(shí)顯示選用 LCD1602。在小規(guī)模顯示控制系統(tǒng)中，常用的顯示的器件無外乎LED 數(shù)碼管和 LCD 液晶器件。 由于 本系統(tǒng)中采集的 信號(hào)不同和精度不等，如選用具有同樣功耗低、體積小、抗干擾強(qiáng) 和 壽命長(zhǎng)的 LED 顯然要求 更多 的硬件 ，電路和編程也將更加 復(fù)雜 。 在與上位機(jī)的通信中該系統(tǒng)用的是通用異步通信（ UART）， 對(duì)于本設(shè)計(jì)來說，實(shí)時(shí)存儲(chǔ)的數(shù)據(jù) 量不大，所以傳輸速度要求并不高， 況且 UART 接線簡(jiǎn)單穩(wěn)定性好，編程也易實(shí)現(xiàn) 。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì)說明書（畢業(yè)論文） 9 第 3 章 硬 件設(shè)計(jì) 本章的主 要內(nèi)容是根據(jù)前面系統(tǒng)結(jié)構(gòu) 框圖展開 對(duì) 各部分電路設(shè)計(jì)，包括 對(duì) 元器件 和設(shè)備選型與參數(shù)計(jì)算。 控制器 FPGA 結(jié)構(gòu) 原理 現(xiàn)場(chǎng)可編程門陣列 ((FPGA)是八十年代中期出現(xiàn)的新型高密度可編程邏輯器件，它是在 PAL， GAL， EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，隨著工藝技術(shù)的發(fā)展與市場(chǎng)的需求，超大規(guī)模、高速、低功耗的新型 FPGA/CPLD 不斷推陳出新 [7]。 簡(jiǎn)化的 FPGA 基本由 6 部分組成 :可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單 元和內(nèi)嵌專用硬核。目前大多數(shù) FPGA的 I/O 單元被設(shè)計(jì)為可編程式，即通過軟件的靈活設(shè)置，可以匹配不同的電氣標(biāo)準(zhǔn)與 I/O物理特性?；究删幊踢壿媶卧强删幊踢壿嫷闹黧w，可靈活改變其內(nèi)部連接與配置，完成不同的邏輯功能。 FPGA 一般是基于 SRAM 工藝，其基本可編程邏輯單元通常由查找表 (Look Up Table, LUT)和寄存器 (Register )組成。目前大多數(shù) FPGA 都有內(nèi)嵌的塊RAM ( Block RAM )，大大地拓展了應(yīng)用范圍和使用靈活性?？伸`活的配置為單口 RAM ( SinglePort RAM, SPRAM )、雙口 RAM (Double Port RAM， DPRAM)、偽雙口 RAM ( PseudoDPRAM )， CAM ( Content