【正文】 、雷達(dá)、遙控測試、電子對抗以及現(xiàn)代化的儀器儀表工業(yè) [2]等許多領(lǐng)域。 國內(nèi)外波形發(fā)生器的發(fā)展現(xiàn)狀早在 1978 年，由美國 Wavetek 公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為 5MHz，可以形成 256 點(diǎn)波形數(shù)據(jù)，垂直分辨率為 8bit，主要用于振動、醫(yī)療、材料等領(lǐng)域的第一代高性能信號源。它由 HP9770A 任意波形數(shù)字化和HPl776A 波形發(fā)生軟件組成。2022 年，Agilent 公司的產(chǎn)品 33220A 能夠產(chǎn)生 17 種波形，最高頻率可達(dá)到 20M，2022年的產(chǎn)品 N6030A 能夠產(chǎn)生高達(dá) 500MHz 的頻率，采樣的頻率可達(dá) 。具體的 DDS 實(shí)現(xiàn)時，是通過在采樣頻率不變的情況下，改變相位累加器的頻率控制字，將這種變化的相位、幅值量化的數(shù)字信號通過 DA 變換及濾波，最終得到合成的模擬信號。211。207。192。198。213。 DA170。168。168。202。198。246。波形數(shù)據(jù)經(jīng) DAC 轉(zhuǎn)換得到階梯狀的信號，通過濾波器輸出相對平滑的波形。另 K=1，即可得到 DDS 的頻率分辨率如公式 22 所示。而且這個超前的相位值應(yīng)該是和在相位加器輸出相位上加的數(shù)值成正比的。但是考慮到各種不同的波形的特點(diǎn)，也可以采用更為簡便的方法得到。那么可知在 ob 的中點(diǎn) a 處以前地址的最高位都為 0，而在 a 點(diǎn)以后的地址最高位都為 1。2 181。201。這樣便可得到占空比為 50%的標(biāo)準(zhǔn)方波，而且該方波的頻率正好等于相位累加器的溢出率。利用這一點(diǎn)可以直接將地址信號作為輸出信號送出。當(dāng)最高位為低電平時，直接將地址信號作為輸出信號送出；當(dāng)最高位為高電平時，將地址信號全部按位取反再輸出。同理，產(chǎn)生的鋸齒波的頻率也正好等于相位累加器的溢出率。同時還需要一個寄存器用于存放脈寬值。當(dāng)寄存器O a b205。189。181。201。24 PWM208。162。196。247。 SPWM 信號發(fā)生所謂 SPWM，就是在 PWM 的基礎(chǔ)上改變了調(diào)制脈沖方式，脈沖寬度時間占空比按正弦規(guī)率排列，這樣輸出波形經(jīng)過適當(dāng)?shù)臑V波可以做到正弦波輸出。把正弦波看作調(diào)制信號，三角波看作載波，將二者經(jīng)過比較器調(diào)制得到 SPWM 信號。同樣取相位累加器的最高幾位作為計數(shù)器，而該相位累加器的溢出率就相當(dāng)于是載波的頻率。 AM 信號發(fā)生在線性調(diào)制系列中，最先應(yīng)用的一種幅度調(diào)制是全調(diào)幅或常規(guī)調(diào)幅，簡稱為調(diào)幅（AM） 。25 SPWM208。162。但是實(shí)際制m?作時的正弦波需要由前面講過的正弦波發(fā)生器來產(chǎn)生，它的變化范圍是 0 到 （n2為 ROM 中存儲的數(shù)據(jù)的位數(shù)） ，如圖 26(b)所示。設(shè)調(diào)制信號為 （211）)cos()(tUtum???載波信號為 （212）)s()(0???ttccc則調(diào)頻信號可以表示為 （213）???tfcmFMdtukUtu0])(os[)(但是實(shí)際上這樣做起來會十分地復(fù)雜。219。196。210。208。253。168。所以將調(diào)制信號直接作用于頻率控制字就可以輸出調(diào)頻信號。 （2）頻率轉(zhuǎn)換時相位保持連續(xù)。通常頻率控制字的傳輸時間及以低通濾波為主的器件響應(yīng)時間很短，因此高速 DDS 系統(tǒng)的頻率切換時間可以達(dá)到 ns 級。（5）可以用于產(chǎn)生任意波形。這樣的話，它的實(shí)現(xiàn)就依賴于高速數(shù)字電路和高速 D/A 轉(zhuǎn)換器。3 系統(tǒng)整體設(shè)計 硬件部分 DE2 實(shí)驗(yàn)板DE2 開發(fā)板是 Altera 公司針對大學(xué)教學(xué)及研究機(jī)構(gòu)推出的 FPGA 多媒體開發(fā)平臺。圖 31 DE2 實(shí)驗(yàn)板DE2 平臺上提供的資源如下：(1) Altera Cyclone II 系列的 EP2C35F672C6 FPGA，內(nèi)含 35 000 個邏輯單元(LE)；(2) 主動串行配置器件 EPCS16U30；(3) 板上內(nèi)置用于編程調(diào)試和用戶 API 設(shè)計的 USB Blaster，支持 JTAG 模式和 AS 模式；(4) 512K 字節(jié) SRAM；(5) 8M 字節(jié) SDRAM；(6) 1M 字節(jié)閃存( 可升級至 4M 字節(jié))；(7) SD 卡接口；(8) 4 個按鍵 KEY0~KEY3；(9) 18 個撥動開關(guān) SW0~SW17；(10) 9 個綠色 LED 燈 LEDG0~LEDG8；(11) 18 個紅色 LED 燈 LEDR0~LEDR17；(12) 兩個板上時鐘源 (50MHz 晶振和 27MHz 晶振)，也可以使用外部時鐘；(13) 24 位 CD 品質(zhì)音頻的編/解碼器 WM8371，帶有麥克風(fēng)的輸入插座、線路輸入插座和線路輸出插座；(14) VGA DAC ADV7123 (含有 3 個 10 位高速 DAC)及 VGA 輸出接口；(15) 支持 MTSC 和 PAL 制式的 TV 解碼器 ADV7181 及 TV 接口；(16) 10M/100M 以太網(wǎng)控制器 DM9000AE 及網(wǎng)絡(luò)接口；(17) USB 主從控制器 ISP1362 及接口；(18) RS232 收發(fā)器 MAX232 及接口； (19) PS2 鼠標(biāo)/ 鍵盤連接器；(20) IRDA 收發(fā)器；(21) 帶二極管保護(hù)的兩個 40 腳擴(kuò)展端口 GPIO；(22) 216 字符的 LCD 模塊；(23) 平臺通過插座接入直流 9V 供電，并有電源總開關(guān)；圖 32 DE2 板上的資源 LCD 模塊數(shù)據(jù)顯示采用 DE2 板上自帶的 LCD。圖 33 LCD 結(jié)構(gòu)LCD 模塊內(nèi)部有一個指令寄存器和一個數(shù)據(jù)寄存器，分別用于存入指令和數(shù)據(jù)。圖 34 LCD 寫時序表 31 LCD 寫時序中的各種時間的意義及值的大小 DAC902DAC902 是高速的 12 位數(shù)字模擬轉(zhuǎn)換器，最高轉(zhuǎn)換速率可達(dá)165MSPS。此外， 是OUTFSI參考電流的 100000 倍，是由參考電壓和外部設(shè)置電阻，電流設(shè)置確定的。將 12 位數(shù)據(jù)送到數(shù)據(jù)端口，通過控制時鐘信號的變化就可以將數(shù)據(jù)寫入，如圖 35 所示。180。242。Verilog HDL 進(jìn)行設(shè)計最大的優(yōu)點(diǎn)是其工藝無關(guān)性?！　　?軟件工具 ModelsimMentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。Quartus 平臺與 Cadence、 ExemplarLogic、 MentorGraphics、Synopsys 和Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。 Quartus II 設(shè)計軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供 FPGA與 maskprogrammed devices 開發(fā)的統(tǒng)一工作流程。系統(tǒng)時鐘選用 DE2 上自帶的 50MHz 時鐘信號。190。198。188。214。182。190。207。245。175。181。191。圖 36 系統(tǒng)總框圖 系統(tǒng)初始化模塊當(dāng)系統(tǒng)剛啟動時，RAM 中并沒有任何數(shù)據(jù)。ROM 包括 32 個 8 位的靜態(tài)存儲器，能存放 32 個 ASCII 代碼，用于存放初始化數(shù)據(jù)。在普通模式下 KEY1 和 KEY2 用于波形發(fā)生模式的切換，并能過波形發(fā)生模式的切換輸出不同的波形。在此模式下專門增加了一個撥碼開關(guān) SW0 用于光標(biāo)在上下行之間的切換。第一行顯示的數(shù)值為輸出信號的頻率，在SPWM、AM、FM 三種波形發(fā)生模式下表示載波頻率。表 33 各種波形發(fā)生模式與 LCD 顯示的對照編 號 0 1 2 3 4 5 6 7波 形 發(fā) 生 模 式 正 弦 波 方 波 三 角 波 鋸 齒 波 PWM SPWM AM FM顯 示 內(nèi) 容 sine squa tria sawt PWM SPWM AM FM RAM 模塊在系統(tǒng)的 7 個模塊中，RAM 處于中心位置。RAM 它的協(xié)調(diào)作用包括：（1）在系統(tǒng)初始化完成之前禁止其它所有模塊對它的所有讀寫操作；（2）當(dāng)有按鍵操作時關(guān)閉 LCD 顯示模塊和數(shù)據(jù)轉(zhuǎn)換模塊；（3）當(dāng)數(shù)據(jù)處理模塊運(yùn)行時關(guān)閉 LCD 顯示模塊；（4）協(xié)調(diào)各模塊間的地址和數(shù)據(jù)信號。這里利用DE2 實(shí)驗(yàn)板上提供的普通 IO 口（GPIO_1）作為與 DAC 芯片的連接端口。 input [19:0]fre。d50_000_000。 output [12:0]add_phase。h0。 （42）Ppn???3602取相位累加器的輸出相位位寬為 n=13 得到 Verilog HDL 代碼如下：module phase_ctrl(set_phase,add_phase,phase)。 //輸出相位assign phase[12:3] = add_phase[12:3] + (1839。endmodule模塊的 modelsim 仿真結(jié)果如圖 42 所示。ROM 中存儲了一個完整的周期。 sine_rom sinerom(phase,sine_out)。output [11:0]square_out。elsesquare_out = 1239。input [12:0]phase。elsetriangle_out = phase[11:0]。output [11:0]sawtooth_out。 圖 46 鋸齒波發(fā)生模塊仿真結(jié)果 PWM 信號發(fā)生模塊PWM 發(fā)生模塊 Verilog HDL 代碼如下：module PWM_gene(dutycycle,phase,PWM_out)。 reg [11:0]PWM_out。hfff。圖 47 PWM 信號發(fā)生模塊仿真結(jié)果 SPWM 信號發(fā)生模塊SPWM 發(fā)生模塊 Verilog HDL 代碼如下：module SPWM_gene(PW,phase,SPWM_out)。 wire [11:0]PW。else SPWM_out = 1239。 input clk,rest。 wire [11:0]c 。hzzz。 AM_out = temp3 m[11:1]。 input clk,rest。 reg [31:0]A。h00}。h0。 end end sine_rom FMsine(A[31:23],FM_out)。如下圖，與普通模式相對應(yīng)的是 00 和 01 兩個狀態(tài)，與編程模式相對應(yīng)的是 10 和 11 兩個狀態(tài)。若此時按下OK 鍵，狀態(tài)將跳到 10，同時開啟光標(biāo)顯示（cursor_en=1） 。此時若按下 cursor 鍵，則 LCD 顯示的光標(biāo)將會向右移 1 位。首先要將光標(biāo)處的數(shù)據(jù)從 RAM 中讀出，這大約需要 3 個時鐘。當(dāng) re 為 1 時才能從 RAM 中讀出數(shù)據(jù)。表 42 模塊中用到的 LCD 控制命令195。163。193。214。 195。185。38 201。189。206。202。163。193。212。170。212。229。177。178。177。182。178。216。170。187。202。182。178。216。170。254。202。h01/dat=839。從 000 到 011 這四個狀態(tài)用于LCD 初始化。狀態(tài) 101 要執(zhí)行 16 次，分別把 RAM 中的第 1 到第 16 個數(shù)據(jù)分別寫入，addr 既是從 RAM 中讀數(shù)據(jù)的地址，也是向 LCD 中寫數(shù)據(jù)的地址。（2）寫數(shù)據(jù)部分將已準(zhǔn)備好數(shù)據(jù)寫入到 LCD，如圖 413 所示。狀態(tài) 11 用于延時，延時時間約為 。在前 顯示原數(shù)據(jù)，在后 顯示下劃線。 //關(guān)閉 LCD 顯示endelsebeginif(!EN) //EN 為全局使能信號beginif(init_we) //初始化模塊寫數(shù)據(jù)信號dataram[init_addr] = init_data。 endelse if(pro_re) //按鍵模塊讀數(shù)據(jù)信號beginpro_data = dataram[pro_addr]。endendendend圖 414 和圖 415 分別為模塊的寫操作和讀操作的 modelsim 仿真結(jié)果。其中從地址 2 到 10存放的是頻率值，從地址 18 到 22 中存放的是相位值。狀態(tài) 0 首先將P 置 0，并且將第一個地址 18 送出。依次類推最終完成數(shù)據(jù)的轉(zhuǎn)換。SignalTap II 將測得的樣本信號暫存于目標(biāo)器件的片內(nèi)RAM（如 ESB、M4K）中，然后通過器件的 JTAG 端口和 ByteBlaster II 編程線將采得的信息付出，送入計算機(jī)進(jìn)行分析。如圖 51 所示為初始化完成后 LCD 的顯示結(jié)果。 圖 52 LCD 顯示效果 輸出頻率測試波形發(fā)生器的時鐘為 50MHz，相位累加器為 32 位。由于該系統(tǒng)在設(shè)計時采用了 7 位十進(jìn)制數(shù)據(jù)來顯示頻率值，顯示的數(shù)據(jù)最多只能達(dá)到 。因此在測試時只選取1KHz 以上的信號做測試。232。228。197。194。193。179。186。218。191。246。198。198。178。利用 SignalTap II 嵌入式邏輯分析儀得到的波形為圖 58 所示。利用 SignalTap II 嵌入式邏輯分析儀得到的波形為圖 510 所示。人機(jī)界面友好，可以通過按鍵對信號的各種參數(shù)進(jìn)行修改，并能通過液晶顯示器實(shí)時地顯示。第二章對接數(shù)字頻率合成技術(shù)的原理做了十分詳盡的介紹，并針對 DDS 技術(shù)的各種優(yōu)點(diǎn)和缺點(diǎn)做了分析。將系統(tǒng)分解開來，使系統(tǒng)結(jié)構(gòu)清晰、方便實(shí)現(xiàn)；并針對各個模塊的不同功能，做了十分詳細(xì)的闡述說明。第五章對多功能信號發(fā)生器進(jìn)行了整體測試。但是，由于在最初設(shè)計時考慮不夠全面，使得最后的信號發(fā)生器存在一些不足的地方。綜上所述