【正文】 ，整個(gè)自頂向下或由底向上的電路設(shè)計(jì)過(guò)程都可以用 VHDL 來(lái)完成。 （ 4） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。通常 VHDL 文件保存為 .vhd 文件 。在編譯前進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒(méi)有延時(shí)，對(duì)于初步的功能檢測(cè)非常方便。將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合 ,即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式。首先根據(jù)網(wǎng)表文件內(nèi)容和器件結(jié)構(gòu)確定邏輯門的位置，然后再根據(jù)網(wǎng)表提供的門連接關(guān)系，把各個(gè)門的輸入輸出連接起來(lái)，類似于設(shè)計(jì) PCB （印刷電路板）時(shí)的布局布線工作。如果設(shè)計(jì)的電 路時(shí)延滿足要求，則可以進(jìn)行器件編程（或配置）?；?Quartus II 軟件工具，設(shè)計(jì)者可以方便地完成數(shù)字系統(tǒng)設(shè)計(jì)的全過(guò)程。 應(yīng)用 QUASTUS II 的 VHDL 設(shè)計(jì) 利用 VHDL 完成電路設(shè)計(jì)，必須借助 EDA 工具綜合器、適配器、時(shí)序仿真器和編碼器等工具進(jìn)行相應(yīng)的處理，才能最終在硬件上得以實(shí)現(xiàn)和測(cè)試。 一般，我們以數(shù)字系統(tǒng)實(shí)現(xiàn)的功能或算法為依據(jù)來(lái)設(shè)計(jì)數(shù)據(jù)處理子系統(tǒng)。 控制子系統(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心，具有記憶功能， 因此它屬于時(shí)序系統(tǒng)。 數(shù)字系統(tǒng)的設(shè)計(jì)方法 數(shù)字系統(tǒng)設(shè)計(jì) 的方法有很多，如模塊設(shè)計(jì)法、自頂向下設(shè)計(jì)法和自底向上設(shè)計(jì)法等。 而基于 EDA 技術(shù)的設(shè)計(jì)方法這是自頂向下進(jìn)行設(shè)計(jì)的。自頂向下設(shè)計(jì)方法的優(yōu)點(diǎn)可以歸納為以下幾點(diǎn)： （ 1） 作為一種模塊化設(shè)計(jì)方法，自頂向下的設(shè)計(jì)方法對(duì)設(shè)計(jì)的描述從上到下、從粗略到詳細(xì)，符 合常規(guī)的邏輯思維習(xí)慣。 當(dāng)然，針對(duì)具體的設(shè)計(jì)要求，數(shù)字系統(tǒng)的設(shè)計(jì)方法會(huì)有所不同。系統(tǒng)具有復(fù)位功能。 函數(shù)發(fā)生電路模塊 函數(shù)發(fā)生電路要產(chǎn)生六種不同的波形，因此要針對(duì)每種波形函數(shù)設(shè)計(jì)對(duì)應(yīng)的電路模塊，每個(gè)模塊的輸入輸出設(shè)置相同，但不同函數(shù)發(fā)生模塊對(duì)輸入信號(hào) 的處理方式是不同的，僅以 遞增斜波函數(shù)發(fā)生電路為例，其模塊 如 右圖 所示 ， 其中， CLK 為輸入時(shí)鐘脈沖， CLR 圖 3 為復(fù)位清零信號(hào)， Q[7… 0]輸出波形函數(shù)。 ENTITY increase IS ——定義實(shí)體 PORT( CLK,CLR:IN STD_LOGIC。 BEGIN IF CLR=39。EVENT AND CLK=39。 —— 否則加 1，實(shí)現(xiàn)遞增 END IF。 END rtl。 ENTITY decrease IS PORT( CLK,CLR:IN STD_LOGIC。 BEGIN IF CLR=39。EVENT AND CLK=39。 —— 否則減 1，實(shí)現(xiàn)遞增 END IF。 END rtl。 ENTITY DELTA IS PORT( CLK ,CLR:IN STD_LOGIC。 VARIABLE TAG:STD_LOGIC。 ELSIF CLK39。039。 ——下一個(gè)時(shí)鐘周期開(kāi)始減法計(jì)數(shù) ELSE TMP:=TMP+1。039。 END IF。 梯形波函數(shù)發(fā)生模塊的 VHDL語(yǔ)言： LIBRARY IEEE。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 BEGIN IF CLR=39。EVENT AND CLK=39。 THEN IF TMP=11111111 THEN TMP:=00000000。 —— 實(shí)現(xiàn)梯行波 TAG:=39。039。 END PROCESS。 USE 。 END SIN。 THEN ——復(fù)位清零 Q=00000000。THEN IF TMP=63 THEN TMP:=0。 WHEN 1=Q=conv_std_logic_vector(254,8)。 WHEN 5=Q=conv_std_logic_vector(239,8)。 WHEN 9=Q=conv_std_logic_vector(207,8)。 WHEN 13=Q=conv_std_logic_vector(162,8)。 WHEN 17=Q=conv_std_logic_vector(112,8)。 WHEN 21=Q=conv_std_logic_vector(64,8)。 WHEN 25=Q=conv_std_logic_vector(26,8)。 WHEN 29=Q=conv_std_logic_vector(4,8)。 WHEN 33=Q=conv_std_logic_vector(1,8)。 WHEN 37=Q=conv_std_logic_vector(19,8)。 WHEN 41=Q=conv_std_logic_vector(53,8)。 WHEN 45=Q=conv_std_logic_vector(99,8)。 WHEN 49=Q=conv_std_logic_vector(150,8)。 WHEN 53=Q=conv_std_logic_vector(197,8)。 WHEN 57=Q=conv_std_logic_vector(233,8)。 WHEN 61=Q=conv_std_logic_vector(252,8)。 END CASE 。 方波函數(shù)發(fā)生模塊的 VHDL源程序如下： LIBRARY IEEE。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 BEGIN IF CLR=39。 ELSIF CLK39。 ELSE ——時(shí)鐘計(jì)數(shù)滿，輸出翻轉(zhuǎn) CNT:=0。 END PROCESS。THEN IF TAG=39。 END IF。 函數(shù)選擇模塊 函數(shù)選擇電路的本質(zhì)是一個(gè)簡(jiǎn)單的譯碼器模塊。 USE 。 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號(hào)發(fā)生器的簡(jiǎn)單設(shè)計(jì)過(guò)程 17 END selecter。 WHEN 011=Q=D3。 END CASE 。 其中，CLK 為輸入時(shí)鐘脈沖，時(shí)鐘上升沿有效； CLR 為復(fù)位清零信號(hào)，當(dāng)信號(hào)高電平有效時(shí)，系統(tǒng)即時(shí)恢復(fù)為初始狀態(tài)；SEL[2… 0]為輸出選擇信號(hào)，該信號(hào)的不同取值對(duì)應(yīng)遞增斜波、遞減斜波、三角波、梯形波、正弦波和方波六種不同波形輸出； Q[7… 0]為輸出信號(hào) ，根據(jù)輸出函數(shù)選擇信號(hào) SEL[]的取值輸出相應(yīng)的波形。 SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT decrease。 COMPONENT ladder IS PORT( CLK,CLR:IN STD_LOGIC。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT square。 END COMPONENT selecter。 SIGNAL D3: STD_LOGIC_VECTOR(7 DOWNTO 0)。 U2: decrease PORT MAP(CLK,CLR,D1)。 U6: square PORT MAP(CLK,CLR,D5)。然而在某 些場(chǎng)合，專用的數(shù)字頻率合成芯片在控制方式、置頻速率 等方面與系統(tǒng)的要求差距很大，這時(shí)如果用高性能的 FPGA 器件設(shè)計(jì)符合自己需要的數(shù)字頻率合成器電路就是一個(gè)很好的解決方法。頻率累加器對(duì)輸入 信號(hào)進(jìn)行累加運(yùn)算，產(chǎn)生頻率控制數(shù)據(jù)（ frequency data 或相位步進(jìn)量）。 系統(tǒng)設(shè)計(jì)需求 設(shè)計(jì)一個(gè)正弦信號(hào)波形發(fā)生器。 DDS 工作過(guò)程為：每次系統(tǒng)時(shí)鐘的上升沿到來(lái)時(shí)，相位累加器（ 24 位）中的值累加上頻率寄存器（ 12 位）中的值，再用累加器作為地 址進(jìn)行 ROM 查表，查到的值送到 D\A進(jìn)行轉(zhuǎn)換。 相位累加器的模塊框圖如右圖所示，當(dāng)時(shí)鐘上升沿到來(lái)時(shí)，執(zhí)行相位累加運(yùn)算，并輸出控制字。 USE 。 Phase_word : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。 BEGIN line : PROCESS (clk,Pulse_Enb) BEGIN IF (clk39。139。039。)。 END ARCHITECTURE rt1。 USE 。系統(tǒng)時(shí)鐘 sys_rst : IN STD_LOGIC。 END ENTITY Pulse_Generater。 signal current_state:states:=st0。 SIGNAL count : STD_LOGIC_VECTOR (31 DOWNTO 0)。 end if。pulse_c=39。 if(pulse_width=pulse_rfp) then next_state=st1。 end if。 else next_state=st2。
。 when others= next_state=st0。039。 else next_state=st1。 when st1 = pulse_c=39。 end process。 if(count=pulse_rfp) then count = conv_std_logic_vector(1,32)。 signal clr : std_logic:=39。139。脈沖重頻 pulse_width : IN STD_LOGIC_VECTOR (31 DOWNTO 0)。 USE 。 脈沖產(chǎn)生模塊的框圖如下圖所示： 根據(jù)設(shè)置的脈沖寬度和 脈重復(fù) 頻率來(lái)產(chǎn)生占空比可調(diào)的脈沖。 END IF。 Control_word_s = (others=39。 Control_word = Control_word_s + Phase_word。139。 END ENTITY controlword。 Pulse_Enb : IN STD_LOGIC。 USE 。 主要設(shè)計(jì)模塊及程序 相位累加器 相位累加器是 DDS 最基本的組成部分，用于實(shí)現(xiàn)相位的累加并存儲(chǔ)其累加結(jié)果。 系統(tǒng)設(shè)計(jì)方案 DDS 是數(shù)字式的頻率合成器，數(shù)字式頻率合成器要產(chǎn)生一個(gè) sinwt 的正 弦信號(hào)的方法是：在每次系統(tǒng)時(shí)鐘的觸發(fā)沿到來(lái)時(shí)，輸出 相應(yīng)相位的幅度值，每次相位的增值為 WT(T金陵科技學(xué)院學(xué)士學(xué)位論文 6 直接數(shù)字頻率合成器 21 為系統(tǒng)時(shí)鐘周期 )。幅度 /相位轉(zhuǎn)換電路實(shí)質(zhì)上是一個(gè)波形寄存器，以供查表使用。 DDS 的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。 END rtl。 U4: ladder PORT MAP(CLK,CLR,D3)。 SIGNAL D5: STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL D1: STD_LOGIC_VECTOR(7 DOWNTO 0)。 D0,D1,D2,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 COMPONENT square IS PORT( CLK,CLR:IN STD_LOGIC。 END COMPONENT ladder。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 COMPONENT decrease IS PORT( CLK,CLR:IN STD_LOGIC。 END top。 USE 。 END rtl。 WHEN 101=Q=D5。 WHEN 001=Q=D1。——定義選擇信號(hào) 圖 4 D0,D1,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。其中 SEL[2… 0]為輸出函數(shù)