【正文】 P: STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 USE 。 梯形波函數(shù)發(fā)生模塊的 VHDL語言： LIBRARY IEEE。 END PROCESS。 END IF?！獪p 1操作 END IF。039。 ELSE IF TMP=00000001THEN ——減法計(jì)數(shù)器滿 TMP:=00000000。 ——下一個(gè)時(shí)鐘周期開始減法計(jì)數(shù) ELSE TMP:=TMP+1。 TAG:=39。039。139。 ELSIF CLK39。139。 VARIABLE TAG:STD_LOGIC。 END DELTA。 ENTITY DELTA IS PORT( CLK ,CLR:IN STD_LOGIC。 USE 。 END rtl。 Q=TMP。 —— 否則減 1，實(shí)現(xiàn)遞增 END IF。 THEN IF TMP=00000000 THEN —— 減法計(jì)數(shù)器滿時(shí)，重新計(jì)數(shù) TMP:=11111111。EVENT AND CLK=39。 THEN —— 復(fù)位清零 TMP:= 11111111。 BEGIN IF CLR=39。 END decrease。 ENTITY decrease IS PORT( CLK,CLR:IN STD_LOGIC。 —— 加載庫文件 USE 。 END rtl。 Q=TMP。 —— 否則加 1，實(shí)現(xiàn)遞增 END IF。 THEN IF TMP=11111111 THEN —— 加法計(jì)數(shù)器滿時(shí)，重新計(jì)數(shù) TMP:=00000000。EVENT AND CLK=39。 THEN—— 信號清零 TMP:= 00000000。 BEGIN IF CLR=39。 END increase。 ENTITY increase IS ——定義實(shí)體 PORT( CLK,CLR:IN STD_LOGIC?！虞d庫文件 USE 。 函數(shù)發(fā)生電路模塊 函數(shù)發(fā)生電路要產(chǎn)生六種不同的波形，因此要針對每種波形函數(shù)設(shè)計(jì)對應(yīng)的電路模塊，每個(gè)模塊的輸入輸出設(shè)置相同，但不同函數(shù)發(fā)生模塊對輸入信號 的處理方式是不同的，僅以 遞增斜波函數(shù)發(fā)生電路為例，其模塊 如 右圖 所示 ， 其中， CLK 為輸入時(shí)鐘脈沖， CLR 圖 3 為復(fù)位清零信號， Q[7… 0]輸出波形函數(shù)。 下圖 2 為信號發(fā)生器總框圖。系統(tǒng)具有復(fù)位功能。 金陵科技學(xué)院學(xué)士學(xué)位論文 5 信號發(fā)生器的簡單設(shè)計(jì)過程 10 5 任意信號發(fā)生器的 簡單 設(shè)計(jì)過程 系統(tǒng) 需求分析 設(shè)計(jì)一個(gè)函數(shù)器，能夠以穩(wěn)定的頻率產(chǎn)生遞增斜波、遞減斜波、三角波、梯形波、正弦波和方波。 當(dāng)然，針對具體的設(shè)計(jì)要求，數(shù)字系統(tǒng)的設(shè)計(jì)方法會有所不同。 （ 2） 自頂向下設(shè)計(jì)方法使得高層設(shè)計(jì)完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，在設(shè)計(jì)的初級階段，設(shè)計(jì)人員可以擺脫芯片結(jié)構(gòu)的束縛，將精力集中在可以規(guī)避傳統(tǒng)方法中的再設(shè)計(jì)風(fēng)險(xiǎn)的環(huán)節(jié)，縮短了產(chǎn)品的開發(fā)周期。自頂向下設(shè)計(jì)方法的優(yōu)點(diǎn)可以歸納為以下幾點(diǎn)： （ 1） 作為一種模塊化設(shè)計(jì)方法，自頂向下的設(shè)計(jì)方法對設(shè)計(jì)的描述從上到下、從粗略到詳細(xì)，符 合常規(guī)的邏輯思維習(xí)慣。 這種方法 從系統(tǒng)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級進(jìn)行仿真、糾錯(cuò)，并用 硬件描述語言對高層的系統(tǒng)進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗(yàn)證，然后用綜合優(yōu)先工具生成具體的門電路網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐贰? 而基于 EDA 技術(shù)的設(shè)計(jì)方法這是自頂向下進(jìn)行設(shè)計(jì)的。這種設(shè)計(jì)方法首先確定可用的元器件，然后根據(jù)這些器件進(jìn)行邏輯設(shè)計(jì)，完成各模塊后進(jìn)行連接，最后形成系統(tǒng)。 數(shù)字系統(tǒng)的設(shè)計(jì)方法 數(shù)字系統(tǒng)設(shè)計(jì) 的方法有很多，如模塊設(shè)計(jì)法、自頂向下設(shè)計(jì)法和自底向上設(shè)計(jì)法等。 將數(shù)字系統(tǒng)劃分成數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng)，設(shè)計(jì)者面對的電路規(guī)模減小，可以對二者進(jìn)行分別設(shè)計(jì)；數(shù)字系統(tǒng)中控制子系統(tǒng)的邏輯關(guān)系比較復(fù)雜，將其獨(dú)立劃分出來后，邏輯分工清楚，可以突出設(shè)計(jì)重點(diǎn)和分散設(shè)計(jì)難點(diǎn)。 控制子系統(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心，具有記憶功能， 因此它屬于時(shí)序系統(tǒng)。數(shù)據(jù)處理子系統(tǒng)與外界進(jìn)行數(shù)據(jù)交換，在控制子系統(tǒng)（或稱控制器）發(fā)出的控制信號作用下，數(shù)據(jù)處理子系統(tǒng)將進(jìn)行數(shù)據(jù)的存儲和運(yùn)算等操作。 一般，我們以數(shù)字系統(tǒng)實(shí)現(xiàn)的功能或算法為依據(jù)來設(shè)計(jì)數(shù)據(jù)處理子系統(tǒng)。 用于描述數(shù)字系統(tǒng)的模型有多種，各種模型描述數(shù)字系統(tǒng)的側(cè)重點(diǎn)不同。 應(yīng)用 QUASTUS II 的 VHDL 設(shè)計(jì) 利用 VHDL 完成電路設(shè)計(jì)，必須借助 EDA 工具綜合器、適配器、時(shí)序仿真器和編碼器等工具進(jìn)行相應(yīng)的處理，才能最終在硬件上得以實(shí)現(xiàn)和測試。 Quartus II分為綜合工具、仿真工具、實(shí)現(xiàn)工具、輔助設(shè)計(jì)工具和其他工具等，功能強(qiáng)大，界面友好，易于掌握?；?Quartus II 軟件工具，設(shè)計(jì)者可以方便地完成數(shù)字系統(tǒng)設(shè)計(jì)的全過程。 目前使用最廣泛的可編程邏輯器件有兩類 ： 現(xiàn)場可編程門陣列 （ Field Programmable Gate Array， FPGA） 和復(fù)雜可編程邏輯器件 （ Complex Programmable Logic Device， CPLD） 。如果設(shè)計(jì)的電 路時(shí)延滿足要求，則可以進(jìn)行器件編程（或配置）。 （ 6）后仿真（時(shí)序仿真）。首先根據(jù)網(wǎng)表文件內(nèi)容和器件結(jié)構(gòu)確定邏輯門的位置，然后再根據(jù)網(wǎng)表提供的門連接關(guān)系，把各個(gè)門的輸入輸出連接起來，類似于設(shè)計(jì) PCB （印刷電路板）時(shí)的布局布線工作。 （ 5）布局、布線。將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合 ,即把語言綜合成最簡的布爾表達(dá)式。 （ 4）邏輯綜合。在編譯前進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒有延時(shí)，對于初步的功能檢測非常方便。用編譯工具將文本文件編譯成代碼文件，并檢查語法錯(cuò)誤。通常 VHDL 文件保存為 .vhd 文件 。 金陵科技學(xué)院學(xué)士學(xué)位論文 2 EDA、 VHDL 簡介 5 用 VHDL 設(shè)計(jì)電路主要的工作過程和設(shè)計(jì)流程 （ 1）編輯。 （ 4） VHDL 對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。強(qiáng)大的行為描述能力避開了具體的器件結(jié)構(gòu)，是在邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。寄存器傳輸級和邏輯門級多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件俄語言的功能，整個(gè)自頂向下或由底向上的電路設(shè)計(jì)過程都可以用 VHDL 來完成。 VHDL 語言的特點(diǎn) VHDL 是一種面向設(shè)計(jì)的多領(lǐng)域、多層次的 IEEE 標(biāo)準(zhǔn)硬件描述語言，是目前十分流行的硬件描述工具，并且被大多數(shù) EDA 工具支持。如果采用傳統(tǒng)的電路原理圖設(shè)計(jì)方法進(jìn)行系統(tǒng)設(shè)計(jì)，則必須給出完整的具體電路結(jié)構(gòu)圖，且原理圖的描述與實(shí)現(xiàn)工藝緊密相連，一旦功能發(fā)生微小的改變則可能要重新設(shè)計(jì)整個(gè)電路，造成不必要的資源浪費(fèi)，降低了工作效率。VHDL 采用軟件的方式設(shè)計(jì)系統(tǒng)，即便工程師不懂硬件電路也可以設(shè)計(jì)出一個(gè)硬件系統(tǒng)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級用 VHDL 對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD 器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計(jì)。 硬件描述語言 VHDL VHDL 簡介 VHDL（ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982 年，是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)金陵科技學(xué)院學(xué)士學(xué)位論文 2 EDA、 VHDL 簡介 4 硬件描述語言。高速 DSP、嵌入式處理器軟核的成熟令 EDA 軟件功能日益強(qiáng)大。隨著硬件描述語言標(biāo)準(zhǔn)的進(jìn)一步確立，此時(shí)的 EDA 工具還具有高級抽象的設(shè)計(jì)構(gòu)思手段，各 EDA 公司也致力于推出兼容各種硬件方案和支持標(biāo)準(zhǔn)硬件描述語言的 EDA 軟件的研究。 20 世紀(jì) 90 年代，以在設(shè)計(jì)前期將設(shè)計(jì)師從事的許多高層次設(shè)計(jì)交由工具來完成為目的， EAD 技術(shù)開始從以單個(gè)電子產(chǎn)品開發(fā)為對象轉(zhuǎn)向針對系統(tǒng)級電子產(chǎn)品的設(shè)計(jì)。 PAL、 GAL和 FPGA等一系列復(fù)雜可編程邏輯器件都為電子系統(tǒng)的設(shè) 計(jì)提供新的平臺。最具代表性的產(chǎn)品當(dāng)屬美國 ACCEL 公司的 Tabgo 布線軟件。隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計(jì)開始大量選用中小規(guī)模的標(biāo)準(zhǔn)集成電，這也使得傳統(tǒng)的手工布線 方法很難滿足產(chǎn)品復(fù)雜性和工作效率的要求。 EDA 的蓬勃發(fā)展離不開設(shè)計(jì)方法學(xué)的進(jìn)步，回顧過去幾十年電子技術(shù)的發(fā)展歷程，可大致將 EDA 技術(shù)的發(fā)展分為 3 個(gè)階段。在過去的三十多年里，計(jì)算機(jī)技術(shù)迅猛發(fā) 展，也給 EDA 行業(yè)帶來了巨大的變化。 EDA 技術(shù)的基本特征 EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照 “自頂向下 ”的設(shè)計(jì)方法，對整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（ HDL）完成系統(tǒng)行為級設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。當(dāng)然，隨著 EDA 技術(shù)的日漸成熟，也包括了如 PSPICE、 EWB、 MATLAB 等計(jì)算機(jī)輔助分析CAA 技術(shù)，如 PRETEL、 ORCAD 等印刷制版計(jì)算機(jī)輔助設(shè)計(jì)，等等?，F(xiàn)代電子設(shè)計(jì)技術(shù)的核心已逐步轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動化技術(shù)，即 EDA（ Electronic Design Automation）。通過 本次畢業(yè) 設(shè)計(jì)，一方面加深 了我的理論知識，另一方面也提高 了 我考慮問題全面性 的能力 ，將理論知識上升到 了 一個(gè)實(shí)踐的階段。 基于 FPGA 任意信號發(fā)生器的 設(shè)計(jì)作為數(shù)字電子技術(shù)課程的重要組成部分，一方面使我進(jìn)一步理解 了 課程內(nèi)容，基本掌握 了 數(shù)字系統(tǒng)設(shè)計(jì)和調(diào)試的方法，增加 了 集成電路 的 應(yīng)用知識，培養(yǎng) 了 我 們 的實(shí)際動手能力以及分析、解決問 題的能力 ； 另一方面也使我更好地鞏固和加深 了 對基礎(chǔ)知識的理解，學(xué)會 了 設(shè)計(jì)中小型數(shù)字系統(tǒng)的方法，獨(dú)立完成調(diào)試過程，增強(qiáng) 了 我 們 理論聯(lián)系實(shí)際的能力，提高 了我的 電路分析和設(shè)計(jì)能力。以計(jì)算機(jī)組成原理為指導(dǎo)，通過學(xué)習(xí) VHDL 語言結(jié)合電子電路的設(shè)計(jì)知識理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識和基本單元電路的綜合設(shè)計(jì)應(yīng)用。現(xiàn)在應(yīng)用最廣泛的高密度 PLD 器件主要是現(xiàn)場可編程門陣列 FPGA（ Field Programmable Gate Array）和復(fù)雜可編程邏輯器件 CPLD（ Complex Programmable Logic Device）。先進(jìn)的 EDA 工具已經(jīng)從傳統(tǒng)的自下而上的設(shè)計(jì)方法改變?yōu)樽皂斚蛳碌脑O(shè)計(jì)方法，以硬件描述語言 HDL（ Hardware Description Language）來描述 系統(tǒng)級設(shè)計(jì)，并支持系統(tǒng)仿真和高層綜合。隨著我國經(jīng)濟(jì)和科技的發(fā)展，對相應(yīng)的測試儀器和測試手段提出了更高的要求，而波形發(fā)生器已成為測試儀器中至關(guān)重要的一類，因此開發(fā)波形發(fā)生器具有很大的意義。 EDA； DDS 金陵科技學(xué)院學(xué)士學(xué)位論文 1 緒論 1 1 緒 論 波形發(fā)生器是各種測試和實(shí)驗(yàn)中不可或缺的工具，在通信、測量、雷達(dá)、控制、教學(xué)領(lǐng)域應(yīng)用十分廣泛。 The FPGA。 關(guān)鍵詞： VHDL； FPGA； Quartus II； EDA； DDS金陵科技學(xué)院學(xué)士學(xué)位論文 摘要 IV FPGAbased Control System for Any signal generator design Abstract About the signal generator, the traditional design method is based on the small and mediumscale