eda設(shè)計基于fpga的任意波形發(fā)生器-文庫吧資料
2024-11-24 17:12本頁面
【正文】 程中，通過學習和參閱過內(nèi)外相關(guān)的文獻，并從網(wǎng)絡(luò)上獲取最新的硬件開發(fā)指南和芯片開發(fā)手冊，同時不斷向身邊的老師請教和學習，通過系統(tǒng)的學習和實際工作的鍛煉，積累了必要的基礎(chǔ)知識，培養(yǎng)了實際的開發(fā)技能。 四種波形一個周期的數(shù)據(jù)各占 不同的 16B， 每次波形改變使 address 指向各段 數(shù)據(jù)首地址。 綜合實踐 11 第 4章 波形發(fā)生器軟件仿真 設(shè)計平臺及仿真工具 我們選擇 ，結(jié)合 Verilog硬件描述語言， 該模塊的功能采用 Verilog HDL 來描述，程序 請見附件。 Address[8..0]： 輸入地址指針。 ADDRESS[8..0]： 輸出地址指針。 SELECT[1..0]： 波形選擇輸入。前面 2個模塊在 FPGA中實現(xiàn)， D/A轉(zhuǎn)換通過外圍電路實現(xiàn)。最終的頂層文件如下圖所示： 圖 頂層文件模塊圖 要實現(xiàn)的功能：可產(chǎn)生正弦波（ sina_wave）、鋸齒波（ swat_wave）、矩形波（ squr_wave）、三角波（ trig_wave）四種信號，能夠?qū)崿F(xiàn)信號的轉(zhuǎn)換（ select）并且頻率可調(diào)。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、 嵌入式軟件開發(fā) 、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Quartus II 支持 Altera 的 IP核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復雜性、加快了設(shè)綜合實踐 7 計速度。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl腳本 完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。 * 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標準中沒有定義。 * 可以顯式地對并發(fā)和定時進行建模。（按位與）和 |（按位或）。 * Verilog HDL 的混合方式建模能力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次 上建模。 * 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進行設(shè)計描述，而且能夠在體 系結(jié)構(gòu)級描述及其算法級行為上進行設(shè)計描述。 * Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計的值能夠被監(jiān)控 和顯示。 * 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例 程集合。 * 人和機器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設(shè)計者之間的交 互語言。 * 設(shè)計的規(guī)?？梢允侨我獾模徽Z言不對設(shè)計的規(guī)模（大小 ） 施加任何限制。線網(wǎng)類型表 示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。 這些方式包括 ： 行為描述方式 — 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 — 使用門和模塊實例語句描述建模。 （ 4）提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序 檢查。用戶定義的原語既可以是組合邏輯 原語，也可以是時序邏輯原語。 綜合實踐 5 VerilogHDL 基本結(jié)構(gòu) （ 1）基本邏輯門 ， 例如 and 、 or 和 nand 等都內(nèi)置在語言中。 Gateway Design Automation 公司后來被 Cadence Design Systems 于 1990年所購并。 Verilog 語言簡介 Verilog 語言概述 Verilog HDL 是一種硬件描述語言 (hardware description language)，為了制作數(shù)字電路而用來描述 ASICs 和 FPGA 的設(shè) 計之用 [2]。使用 FPGA 還可以實現(xiàn)動態(tài)配置、在線系統(tǒng)重構(gòu)（可以在系統(tǒng)運行的不同時刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相關(guān)或時間相關(guān)的任務(wù)）及硬件 軟化、軟件硬化等功能。 FPGA 的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和 I／ O 單元都可以由用戶編程，可以實現(xiàn)任何邏輯功能，滿足各種設(shè)計需求。 綜合實踐 4 第 2章 波形發(fā)生器的基本理論 FPGA 簡介 FPGA由可編程邏輯單元陣列、布線資源和可編程的 I／ O單元陣列構(gòu)成，一個 FPGA 包含豐富的邏輯門、寄存器和 I／ O 資源。例如南京盛普科技電子有限公司的SPF120型信號發(fā)生器的主波輸出頻率達到了 120MHz，任意波最高頻率為 100KHz；北京普源精電科技有限公司（ RIGOL）生產(chǎn)的 DG1000/2020/3000 系列任意波形發(fā)生器，在性能上已經(jīng)大略相當于國外中低端產(chǎn)品。綜合實踐 3 Agilent 公司的 PXI 模塊任意波形發(fā)生器采樣率已經(jīng)能達到 ，最高輸出頻率 500MHz。以安捷倫（ Agilent）和泰克（ Tektronix）為代表的國際電子測量儀器公司在此領(lǐng)域進行了卓有成效的研究和開發(fā)，其產(chǎn)品無論在技術(shù)上還是市場占有率方面在 國際上都享有盛譽，但
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