【正文】 logic_vector(7 downto 0))。 lcd :out std_logic_vector(7 downto 0)。 Data3, Data2, Data1,Data0 : in std_logic_vector( 3 downto 0 )。 ss : in std_logic_vector( 3 downto 0 )。 posting : in std_logic。 entity mine4 is port(clk : in std_logic。 use 。 本科畢業(yè)設(shè)計說明書（論文） 第 22 頁 共 29 頁 參 考 文 獻(xiàn) [1] 林占江 , 林放 ,等 . 電子測量儀器原理與使用 [M]. 北京 ： 電子工業(yè)出版社 ，2021. [2] 張世箕 . 自動測試系統(tǒng) [M]. 成都 : 電子科技大學(xué)出版社 ,1994. [3] 劉慶雄 . 低頻信號發(fā)生器 [M]. 北京： 水利電力出版社 ， 1987. [4] 張 倫 . 現(xiàn)代電子測量基礎(chǔ) [M]. 北京 ： 中國計量出版社 ， 1995. [5] 袁淵，古軍．虛擬儀器基礎(chǔ)教程 [M]．西安：西安電子科技大學(xué)出版社， 2021. [6] 王執(zhí)泉．基于 Web服務(wù)的虛擬儀器 [J]．儀表技術(shù)， 2021(2)： 3739. [7] 江偉 , 王元中 . 基于 FPGA的 DDS的設(shè)計與實現(xiàn) [J]. 電子技術(shù) ,2021(2): 2425, 40. [8] 朱明程． FPGA原理及應(yīng)用設(shè)計 [M]. 北京：北京電子工業(yè)出版社， 1994. [9] 王敏銀 . 數(shù)字電路邏輯設(shè)計 (脈沖與數(shù)字電路第三版 )[M]. 北京 : 高等教育出版社， 1999. [10] 胡生清，幸罔全．未來的儀器儀表 —— 虛擬儀器 [J]．自動化與儀表， 1999， 14(6)： 57. [11] EDA 先鋒工作室 . Altera FPGA/CPLD 設(shè)計 (基礎(chǔ)篇 )[M]. 北京： 人民郵電出版 社， 2021. [12] 徐志軍． CPLD／ FPGA的開發(fā)與運用 [M]．北京：電子工業(yè)出版社， 2OO2. [13] 楊樂平．自動化測試與虛擬儀器技術(shù) [M]．北京：科學(xué)出版社， 2021. [14] 李洪偉，袁斯華．基于 QuartusⅡ 的 FPGA／ CPID設(shè)計 [M]．北京：電子工業(yè)出版社， 2021. [15] 褚振勇 ， 齊亮 ， 等 . FPGA 設(shè)計及應(yīng)用（第二版） [M]. 西安 ： 電子科技大學(xué)出版社 ， 2021. [16] Nasatdm， E1sadekha， Ghalih． Single feed pact quad— band PIFA antenna for wireless munication applications[J]． IE EE Trans Antennas Propagat Lett， 2021， 53(8)： 263l一 2635． [17] Liu ZD， Hall P， Wake D． Dualfrequency planar invertedF antenna[J]. IEEE Trans Antennas Propagat,1997,45(10):14511459. 本科畢業(yè)設(shè)計說明書（論文） 第 23 頁 共 29 頁 附 錄 :FPGA 總體設(shè)計程序 Library ieee。 感謝測控班的同學(xué)們，他們解決了我設(shè)計過程中遇到的許多問題，是我克服了困難，順利完成了課題設(shè)計。 吳健老師以其淵博的學(xué)識，豐富的經(jīng)驗在本課題的開題、研究過程、及論文撰寫各個階段給予了我悉心的指導(dǎo)。 用 FPGA來實現(xiàn)任意波形發(fā)生器的核心部分，掌握了基于 FPGA的硬件 電路 設(shè)計，將整個系統(tǒng)分成若干個模塊進(jìn)行設(shè)計，模塊采用 VHDL語言編程來實現(xiàn)。 差分放大電路 圖 差分放大電路圖 本科畢業(yè)設(shè)計說明書（論文） 第 20 頁 共 29 頁 結(jié) 論 本文完成了任意波形發(fā)生器的設(shè)計，使用 LabVIEW圖形化語言完成了任意波形的生成， 利用了計算機(jī)的強(qiáng)大功能，把傳統(tǒng)儀器的設(shè)計、編輯都放到計算機(jī)上完成，并通過串口傳輸數(shù)據(jù)。再經(jīng)過一個低通濾波器 ， 就可以得到一個光滑的波形。將數(shù)據(jù)用時鐘的上升沿打入輸入鎖存器，相應(yīng)的模擬數(shù)據(jù)就會立即更新。 D／ A轉(zhuǎn)換器電路的設(shè)計 從波形 ROM中讀出的幅度量化數(shù)據(jù)還只是一個數(shù)字信號，要得到最后的輸出信號必須經(jīng) 過 數(shù)模轉(zhuǎn)換 器 。 本科畢業(yè)設(shè)計說明書（論文） 第 18 頁 共 29 頁 圖 ROM模塊 大多波形發(fā)生器產(chǎn)品都將波形數(shù)據(jù)存放在外部的 ROM中，這樣使得各部分結(jié)構(gòu)清晰，測試、維護(hù)更加方便，但由于 ROM本身讀取速度慢的缺點，使得整個系統(tǒng)性能下降，工作頻率 F降，為了解決以上問題，本設(shè)計使用的是用 FPGA設(shè)計出 ROM，在 FPGA中存放波形數(shù)據(jù)。八位相位累加器的四級流水線設(shè)計，加法器采用 5級鎖存， 4級加法，最前的一級實現(xiàn) 2位數(shù)的相加，后面 3級加法器實現(xiàn) 2位數(shù)與一個進(jìn)位的相加，整個加法器的速度由 2位加法器決定。隨著流水級數(shù)的提高，電路復(fù)雜程度將大大增加，當(dāng)電路的復(fù)雜程度達(dá)到一定量級的時候，流水線所帶來的性能改進(jìn)，和電路本身由于結(jié)構(gòu)復(fù)雜所帶來的性能下降相抵消的時候，流水線結(jié)構(gòu)就不再具有提高電路工作頻率的作用了。當(dāng)然，流水線結(jié)構(gòu)的使用，并不能無限制地提高電路的工作速度，這是因為 ，流水線結(jié)構(gòu)是一種用電路規(guī)模換取工作速度的設(shè)計方法，提高工作速度的代價是電路設(shè)計的復(fù)雜化。 圖 地址發(fā)生器模塊 累加器采用流水線結(jié)構(gòu)來實現(xiàn)，簡單而言，就是把一個位數(shù)很長的加法，拆成 N個位數(shù)較短的加法，在 N個時鐘周期內(nèi)做完，然后輸出結(jié)果， N就是流水線的級數(shù)。 該 模塊有三個輸入一個輸出 , 共有 12位地址線 ，如圖 。 end behave。 end if。 end case： else step： =O。din。 step： =step十 l。 when 2=temp(7 downto 0)=din。 when l=temp(15 downto 8)=din。 elsif(clk’ event and clk=’ l’ )then if(en=’ l’ )then case step is when O=temp(23 downto 16)=din。 begin process(clk， en) variable step:nature： =O。 architecture behav of inputregaaa is 本科畢業(yè)設(shè)計說明書（論文） 第 16 頁 共 29 頁 signal temp： std_logic_vector(23 downto O)。 clk： in std_logic)。 clr： in std_logic。 entity 1nputregaaa is port(din:in std logic_vector(7 downto 0)。 use 。當(dāng)使能為高，異步清零也為高的時候， CLK的上升沿將數(shù)據(jù)線上的 8bit數(shù)據(jù)鎖存進(jìn)該模塊中，當(dāng)鎖存完 4個字節(jié)的數(shù)據(jù)后，自動將這四個字節(jié)按照先寫入的在高位的順序組合成一個 32bit的數(shù)輸出在DOUT[31．． O]上。 4． 3． 2 寄存器設(shè)計 輸入寄存器模塊主要是為了接收單片機(jī)寫入的頻率控制字和相位控制字。數(shù)據(jù)在串口的發(fā)送中先發(fā)送低位時先接受到的就是低位，在發(fā)送 8位比特的過程中還會出現(xiàn)高四位 與 低四位的互換 。 4． 3． 1 串口接收 串口接收正確與否決定了以后產(chǎn)生波形是否正確，作用是把串口上的串行數(shù)據(jù)接收并轉(zhuǎn)換成并行數(shù)據(jù) ，串口接收模塊如圖 所示 。 4． 3 任意波形發(fā)生器的 FPGA實現(xiàn) 為了實現(xiàn)任意波功能，我們可以用 FPGA按照 DDS的基本原理和結(jié)構(gòu)設(shè)計 來 實現(xiàn)一個任意波形發(fā)生器。波形查找表 ROM是 DDS的關(guān)鍵部分，設(shè)計時首先需對時域波形進(jìn)行采樣，將采樣的波形數(shù)據(jù)儲存到波形查找表 ROM中，每一位地 址對應(yīng)一個波形點的數(shù)值，任意波形數(shù)據(jù)寄存器接受任意波形數(shù)據(jù)。其中相位累加器是一個帶有累加功能的 32位加法器，它以設(shè)定的頻率控制字 K作為步長來進(jìn)行加法運算，當(dāng)其和滿時清零，并進(jìn)行重新運算。在 DDS系統(tǒng)中， FPGA的主要完成： (1)保存頻率字； (2)保存相位字； (3)構(gòu)成相位累加器，產(chǎn)生波形 RAM的地址； (4)形成波 形 RAM。相比之下 FPGA的功能完全取決于設(shè)計需求，可以復(fù)雜也可以簡單，而且 FPGA芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。 用 FPGA設(shè)計 DDS電路比采用專用 DDS芯片更為靈活。 FPGA的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。 基于 FPGA的 DDS 模塊 早期的 DDS系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個電路系統(tǒng) 運行頻率的升高，采用分離器件構(gòu)建的 DDS電路有其自身無法克服的缺點，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。 加法器 相位寄存器 時鐘源 頻率控制字 K 相位量化序列 地址 數(shù)據(jù) 波形 ROM 相位量化序列 幅度量化序列 本科畢業(yè)設(shè)計說明書（論文） 第 13 頁 共 29 頁 低通濾波器 由于輸出波形是一個階梯波形，必須經(jīng)過抗鏡像濾波，濾除輸出波形中的鏡像才能得到一個平滑的波形。 圖 波形 ROM示意圖 D／ A轉(zhuǎn)換器 D／ A轉(zhuǎn)換器將波形 ROM輸出的幅度量化序列轉(zhuǎn)化成對應(yīng)的電平輸出。 圖 相位累加器結(jié)構(gòu) 波形 ROM 如圖 ， 當(dāng) ROM地址線上的地址 (相位 )改變時，數(shù)據(jù)線上輸出相應(yīng)的量化值(幅度量化序列 )。 DDS頻率合成器具有以下優(yōu)點： (1)頻率分辨率高，輸出頻點多，可達(dá) 2N個頻點 (假設(shè) DDS相位累加器的字長是 N)； (2)頻率切換速度快，可達(dá) US量級； (3)頻率切換時相位連續(xù)； (4)可以輸出寬帶正交信號； (5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用； (6)可以產(chǎn)生任意波形； (7)全數(shù)字化實現(xiàn)，偏于集成，體積小，重量輕 。這樣的 ROM 本科畢業(yè)設(shè)計說明書（論文） 第 12 頁 共 29 頁 就構(gòu)成了一個與幼周期內(nèi)相位取樣相對應(yīng)的正弦函數(shù)功能表，因它存儲的是正弦波形幅值，所以又稱作正弦波形存儲器。由于這個取樣過程所得到的取樣幅值是隨正弦波信號幅度連續(xù)變化的，仍然是一個模擬量，根據(jù)合成波形的精度要求，可以采用最接近的整數(shù)值來表示，即對模擬幅值進(jìn)行