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畢業(yè)設計-基于fpga的任意信號發(fā)生器-文庫吧資料

2024-12-09 17:49本頁面
  

【正文】 _LOGIC_VECTOR(7 DOWNTO 0)。 Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 USE 。 梯形波函數(shù)發(fā)生模塊的 VHDL語言: LIBRARY IEEE。 END PROCESS。 END IF?!獪p 1操作 END IF。039。 ELSE IF TMP=00000001THEN ——減法計數(shù)器滿 TMP:=00000000。 ——下一個時鐘周期開始減法計數(shù) ELSE TMP:=TMP+1。 TAG:=39。039。139。 ELSIF CLK39。139。 VARIABLE TAG:STD_LOGIC。 END DELTA。 ENTITY DELTA IS PORT( CLK ,CLR:IN STD_LOGIC。 USE 。 END rtl。 Q=TMP。 —— 否則減 1,實現(xiàn)遞增 END IF。 THEN IF TMP=00000000 THEN —— 減法計數(shù)器滿時,重新計數(shù) TMP:=11111111。EVENT AND CLK=39。 THEN —— 復位清零 TMP:= 11111111。 BEGIN IF CLR=39。 END decrease。 ENTITY decrease IS PORT( CLK,CLR:IN STD_LOGIC。 —— 加載庫文件 USE 。 END rtl。 Q=TMP。 —— 否則加 1,實現(xiàn)遞增 END IF。 THEN IF TMP=11111111 THEN —— 加法計數(shù)器滿時,重新計數(shù) TMP:=00000000。EVENT AND CLK=39。 THEN—— 信號清零 TMP:= 00000000。 BEGIN IF CLR=39。 END increase。 ENTITY increase IS ——定義實體 PORT( CLK,CLR:IN STD_LOGIC?!虞d庫文件 USE 。 函數(shù)發(fā)生電路模塊 函數(shù)發(fā)生電路要產(chǎn)生六種不同的波形,因此要針對每種波形函數(shù)設計對應 的電路模塊,每個模塊的輸入輸出設置相同,但不同函數(shù)發(fā)生模塊對輸入信號的處理方式是不同的,僅以 遞增斜波函數(shù)發(fā)生電路為例,其模塊 如 右圖 所示 , 其中, CLK 為輸入時鐘脈沖, CLR 圖 3 為復位清零信號, Q[7… 0]輸出波形函數(shù)。 下圖 2 為信號發(fā)生器總框圖。系統(tǒng)具有復位功能。 金陵科技學院學士學位論文 5 信號發(fā)生器的簡單設計 過程 10 5 任意信號發(fā)生器的 簡單 設計過程 系統(tǒng) 需求分析 設計一個函數(shù)器,能夠以穩(wěn)定的頻率產(chǎn)生遞增斜波、遞減斜波、三角波、梯形波、正弦波和方波。 當然,針對具體的設計要求,數(shù)字 系統(tǒng)的設計方法會有所不同。 ( 2) 自頂向下設計方法使得高層設計完全獨立于目標器件的結構,在設計的初級階段,設計人員可以擺脫芯片結構的束縛,將精力集中在可以規(guī)避傳統(tǒng)方法中的再設計風險的環(huán)節(jié),縮短了產(chǎn)品的開發(fā)周期。自頂向下設計方法的優(yōu)點可以歸納為以下幾點: ( 1) 作為一種模塊化設計方 法,自頂向下的設計方法對設計的描述從上到下、從粗略到詳細,符合常規(guī)的邏輯思維習慣。 這種方法從系統(tǒng)入手,在頂層進行功能方框圖的劃分和結構設計,在方框圖一級進行仿真、糾錯,并用 硬件描述語言對高層的系統(tǒng)進行描述,在系統(tǒng)一級進行驗證,然后用綜合優(yōu)先工具生成具體的門電路網(wǎng)表,其對應的物理實現(xiàn)級可以是印刷電路板或?qū)S眉呻娐贰? 而基于 EDA 技術的設計方法這是自頂向下進行設計的。這種設計方法首先確定可用的元器件,然后根據(jù)這些器件進行邏輯設計,完成各模塊后進行連接,最后形成系統(tǒng)。 數(shù)字系統(tǒng)的設計方法 數(shù)字系統(tǒng)設計 的方法有很多 ,如模塊設計法、自頂向下設計法和自底向上設計法等。 將數(shù)字系統(tǒng)劃分成數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng),設計者面對的電路規(guī)模減小,可以對二者進行分別設計;數(shù)字系統(tǒng)中控制子系統(tǒng)的邏輯關系比較復雜,將其獨立劃分出來后,邏輯分工清楚,可以突出設計重點和分散設計難點。 控制子系統(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心,具有記憶功能,因此它屬于時序系統(tǒng)。數(shù)據(jù)處理子系統(tǒng)與外界進行數(shù)據(jù)交換,在控制子系統(tǒng)(或稱控制器)發(fā)出的控制信號作用下,數(shù)據(jù)處理子系統(tǒng)將進行數(shù)據(jù)的存儲和運算等操作。 一般,我們以數(shù)字系統(tǒng)實現(xiàn)的功能或算法為依據(jù)來設計數(shù)據(jù)處理子系統(tǒng)。 用于描述數(shù)字系統(tǒng)的模型有多種,各種模型描述數(shù)字系統(tǒng) 的側重點不同。 應用 QUASTUS II 的 VHDL 設計 利用 VHDL 完成電路設計,必須借助 EDA 工具綜合器、適配器、時序仿真器和編碼器等工具進行相應的處理,才能最終在硬件上得以實現(xiàn)和測試。 Quartus II分為綜合工具、仿真工具、實現(xiàn)工具、輔助設計工具和其他工具等,功能強大,界面友好,易于掌握?;?Quartus II 軟件工具,設計者可以方便地完成數(shù)字系統(tǒng)設計的全過程。 目前使用最廣泛的可編程邏輯器件有兩類 : 現(xiàn)場可編程門陣列 ( Field Programmable Gate Array, FPGA) 和復雜可編程邏輯器件 ( Complex Programmable Logic Device, CPLD) 。如果設計的電路時延滿足要求,則可以進行器件編程(或配置)。 ( 6)后仿真(時序仿真)。首先根據(jù)網(wǎng)表文件內(nèi)容和器件結構確定邏輯門的位置,然后再根據(jù)網(wǎng)表提供的門連接關系,把各個門的輸入輸出連接起來,類似于設計 PCB (印刷電路板)時的布局布線工作。 ( 5)布局、布線。將源文件調(diào)入邏輯綜合軟件進行綜合 ,即把語言綜合成最簡的布 爾表達式。 ( 4)邏輯綜合。在編譯前進行邏輯功能驗證,此時的仿真沒有延時,對于初步的功能檢測非常方便。用編譯工具將文本文件編譯成代碼文件,并檢查語法錯誤。通常 VHDL 文件保存為 .vhd 文件 。 金陵科技學院學士學位論文 2 EDA、 VHDL 簡介 5 用 VHDL 設計電路主要的工作過程和設計流程 ( 1)編輯。 ( 4) VHDL 對設計的描述具有相對獨立性,設計者可以不懂硬件的結構,也不必管理最終設計實現(xiàn)的目標器件是什么,而進行獨立的設計。強大的行為描述能力避開了具體的器件結構,是在邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。寄存器傳輸級和邏輯門級多個設計層次,支持結構、數(shù)據(jù)流和行為三種描述形式的混合描述,因此 VHDL 幾乎覆蓋了以往各種硬件俄語言的功能,整個自頂向下或由底向上的電路設計過程都可以用 VHDL 來完成。 VHDL 語言的特點 VHDL 是一種面向設計的多領域、多層次的 IEEE 標準硬件描述語言,是目前十分流行的硬件描述工具,并且被大多數(shù) EDA 工具支持。如果采用傳統(tǒng)的電路原理圖設計方法進行系統(tǒng)設計,則必須給出完整的具體電路結構圖,且原理圖的描述與實現(xiàn)工藝緊密相連,一旦功能發(fā)生微小的改變則可能要重新設計整個電路,造成不必要的資源浪費,降低了工作效率。VHDL 采用軟件的方式設計系統(tǒng),即便工程師不懂硬件電路也可以設計出一個硬件系統(tǒng)。從系統(tǒng)設計入手,在頂層進行系統(tǒng)方框圖的劃分和結構設計,在方框圖一級用 VHDL 對電路的行為進行描述,并進行仿真和糾錯,然后在系統(tǒng)一級進行驗證,最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表,下載到具體的CPLD 器件中去,從而實現(xiàn)可編程的專用集成電路( ASIC)的設計。 硬件描述語言 VHDL VHDL 簡介 VHDL( Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言)誕生于 1982 年,是由美國國防部開發(fā)的一種快速設計電路的工具,目前已經(jīng)成為 IEEE( The Institute of Electrical and Electronics Engineers)的一種工業(yè)標準金陵科技學院學士學位論文 2 EDA、 VHDL 簡介 4 硬件描述語言。高速 DSP、嵌入式處理器軟核的成熟令 EDA 軟件功能日益強大。隨著硬件描述語言標準的進一步確立,此時的 EDA 工具還具有高級抽象的設計構思手段,各 EDA 公司也致力于推出兼容各種硬件方案和支持標準硬件描述語言的 EDA 軟件的研究。 20 世紀 90 年代,以在設計前期將設計師從事的許多高層次設計交由工具來完成為目的, EAD 技術開始從以單個電子產(chǎn)品開發(fā)為對象轉向針對系統(tǒng)級電子產(chǎn)品的設計。 PA L、 GAL和 FPGA等一系列復雜可編程邏輯器件都為電子系統(tǒng)的設計提供新的平臺。最具代表性的產(chǎn)品當屬美國 ACCEL 公司的 Tabgo 布線軟件。隨著集成電路的出現(xiàn)和應用,硬 件設計開始大量選用中小規(guī)模的標準集成電,這也使得傳統(tǒng)的手工布線方法很難滿足產(chǎn)品復雜性和工作效率的要求。 EDA 的蓬勃發(fā)展離不開設計方法學的進步,回顧過去幾十年電子技術的發(fā)展歷程,可大致將 EDA 技術的發(fā)展分為 3 個階段。在過去的三十多年里,計算機技術迅猛發(fā)展,也給 EDA 行業(yè)帶來了巨大的變化。 EDA 技術的基本特征 EDA 代表了當 今電子設計技術的最新發(fā)展方向,它的基本特征是:設計人員按照 “自頂向下 ”的設計方法,對整個系統(tǒng)進行方案設計和功能劃分,系統(tǒng)的關鍵電路用一片或幾片專用集成電路( ASIC)實現(xiàn),然后采用硬件描述語言( HDL)完成系統(tǒng)行為級設計,最后通過綜合器和適配器生成最終的目標器件,這樣的設計方法被稱為高層次的電子設計方法。當然,隨著 EDA 技術的日漸成熟,也包括了如 PSPICE、 EWB、 MATLAB 等計算機輔助分析CAA 技術,如 PRETEL、 ORCAD 等印刷制版計算機輔助設計,等等?,F(xiàn)代電子設計技術的核心已逐步轉向基于計算機的電子設計自動化技術,即 EDA( Electronic Design Automation)。通過 本次畢業(yè) 設計,一方面加深 了我的理論知識,另一方面也提高 了 我考慮問題全面性 的能力 ,將理論知識上升到 了 一個實踐的階段。 基于 FPGA 任意信號發(fā)生器的 設計作為數(shù)字電子技術課程的重要組成部分,一方面使我進一步理解 了 課程內(nèi)容,基本掌握 了 數(shù)字系統(tǒng)設計和調(diào)試的方法,增加 了 集成電路 的 應用知識,培養(yǎng) 了 我 們 的實際動手能力以及分析、解決問題的能力 ; 另一方面也使我更好地鞏固和加深 了 對基礎知識的理解,學會 了 設計中小型數(shù)字系統(tǒng)的方法,獨立完成調(diào)試過程,增強 了 我 們 理論聯(lián)系實際的能力,提高 了我的 電路分析和設計能力。以計算機組成原理為指導,通過學習 VHDL 語言結合電子電路的設計知識理論聯(lián)系實際,掌握所學的課程知識和基本單元電路的綜合設計應用?,F(xiàn)在應用最廣泛的高密度 PLD 器件主要是現(xiàn)場可編程門陣列 FPGA( Field Programmable Gate Array)和復雜可編程邏輯器件 CPLD( Complex Programmable Logic Device) 。先進的 EDA 工具已經(jīng)從傳統(tǒng)的自下而上的設計方法改變?yōu)樽皂斚蛳碌脑O計方法,以硬件描述語言 HDL( Hardware Description Language)來描述系統(tǒng)級設計,并支持系統(tǒng)仿真和高層綜合。隨著我國經(jīng)濟和科技的發(fā)展,對相應的測試儀器和測試手段提出了更高的要求,而波形發(fā)生器已成為測試儀器中至關重要的一類,因此開發(fā)波形發(fā)生器具有很大的意義。 EDA; DDS 金陵科技學院學士學位論文 1 緒論 1 1 緒 論 波形發(fā)生器是各種測試和實驗中不可或缺的工具,在通信、測量、雷達、控制、教學領域應用十分廣泛。 The FPGA。 關鍵詞: VHDL; FPGA; Quartus II; EDA; DDS金陵科技學院學士學位論文 摘要 IV FPGAbased Control System for Any signal generator design Abstract About the signal generator, the traditional design method is based on the small and mediumscale integ
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