eda設(shè)計(jì)基于fpga的任意波形發(fā)生器-文庫(kù)吧資料
2025-06-25 14:05本頁(yè)面
【正文】 面 2 個(gè)模塊在 FPGA 中實(shí)現(xiàn)，D/A 轉(zhuǎn)換通過(guò)外圍電路實(shí)現(xiàn)。最終的頂層文件如下圖所示：圖 頂層文件模塊圖要實(shí)現(xiàn)的功能：可產(chǎn)生正弦波（sina_wave） 、鋸齒波（swat_wave） 、矩形波（squr_wave） 、三角波（trig_wave）四種信號(hào)，能夠?qū)崿F(xiàn)信號(hào)的轉(zhuǎn)換Wave_genTop 頂層設(shè)計(jì)地址指針 數(shù)據(jù)存儲(chǔ) ROM D/A 轉(zhuǎn)換 波形輸出. . . .. . 學(xué)習(xí)好幫手（select）并且頻率可調(diào)。 此 外 ， Quartus II 通 過(guò) 和 DSP Builder 工 具 與 Matlab/Simulink 相結(jié) 合 ， 可 以 方 便 地 實(shí) 現(xiàn) 各 種 DSP 應(yīng) 用 系 統(tǒng) ； 支 持 Altera 的 片 上 可 編 程 系 統(tǒng)（ SOPC） 開(kāi) 發(fā) ， 集 系 統(tǒng) 級(jí) 設(shè) 計(jì) 、 嵌 入 式 軟 件 開(kāi) 發(fā) 、 可 編 程 邏 輯 設(shè) 計(jì) 于 一 體 ，是 一 種 綜 合 性 的 開(kāi) 發(fā) 平 臺(tái) 。 Quartus II 支 持 Altera 的 IP 核 ， 包 含 了 LPM/MegaFunction 宏 功 能模 塊 庫(kù) ， 使 用 戶 可 以 充 分 利 用 成 熟 的 模 塊 ， 簡(jiǎn) 化 了 設(shè) 計(jì) 的 復(fù) 雜 性 、 加 快 了 設(shè)計(jì) 速 度 。 . . . .. . 學(xué)習(xí)好幫手 Quartus II 可 以 在 XP、 Linux 以 及 Unix 上 使 用 ， 除 了 可 以 使 用 Tcl腳 本 完 成 設(shè) 計(jì) 流 程 外 ， 提 供 了 完 善 的 用 戶 圖 形 界 面 設(shè) 計(jì) 方 式 。* 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒(méi)有定義。* 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。（按位與）和 |（按位或） 。 * Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次 上建模。* 在行為級(jí)描述中， Verilog HDL 不僅能夠在 RTL 級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體 系結(jié)構(gòu)級(jí)描述及其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。* Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過(guò)程中設(shè)計(jì)的值能夠被監(jiān)控 和顯示。. . . .. . 學(xué)習(xí)好幫手* 能夠使用內(nèi)置開(kāi)關(guān)級(jí)原語(yǔ)在開(kāi)關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。 PLI 是允許外部函數(shù)訪問(wèn) Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例 程集合。* 人和機(jī)器都可閱讀 Verilog 語(yǔ)言，因此它可作為 EDA 的工具和設(shè)計(jì)者之間的交 互語(yǔ)言。 * 設(shè)計(jì)的規(guī)?？梢允侨我獾?；語(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗啤＞€網(wǎng)類型表 示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。這些方式包括： 行為描述方式 — 使用過(guò)程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式 — 使用門和模塊實(shí)例語(yǔ)句描述建模。 （4）提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。用戶定義的原語(yǔ)既可以是組合邏輯 原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。 VerilogHDL 基 本 結(jié) 構(gòu)（1）基本邏輯門，例如 and 、or 和 nand 等都內(nèi)置在語(yǔ)言中。 Gateway Design Automation 公 司 后 來(lái) 被 Cadence Design Systems 于. . . .. . 學(xué)習(xí)好幫手1990 年 所 購(gòu) 并 。 Verilog 語(yǔ)言簡(jiǎn)介 Verilog 語(yǔ)言概述 Verilog HDL 是 一 種 硬 件 描 述 語(yǔ) 言 (hardware description language)， 為了 制 作 數(shù) 字 電 路 而 用 來(lái) 描 述 ASICs 和 FPGA 的 設(shè) 計(jì) 之 用 [2]。 使 用 FPGA 還 可 以 實(shí) 現(xiàn) 動(dòng) 態(tài) 配 置 、在 線 系 統(tǒng) 重 構(gòu) （ 可 以 在 系 統(tǒng) 運(yùn) 行 的 不 同 時(shí) 刻 ， 按 需 要 改 變 電 路 的 功 能 ， 使系 統(tǒng) 具 備 多 種 空 間 相 關(guān) 或 時(shí) 間 相 關(guān) 的 任 務(wù) ） 及 硬 件 軟 化 、 軟 件 硬 化 等 功 能 。 FPGA 的 結(jié) 構(gòu) 靈 活 ， 其 邏 輯 單 元 、 可 編 程 內(nèi) 部 連 線 和 I／ O 單 元 都 可 以 由用 戶 編 程 ， 可 以 實(shí) 現(xiàn) 任 何 邏 輯 功 能 ， 滿 足 各 種 設(shè) 計(jì) 需 求 。. . . .. . 學(xué)習(xí)好幫手第 2 章 波形發(fā)生器的基本理論 FPGA 簡(jiǎn)介FPGA 由 可 編 程 邏 輯 單 元 陣 列 、 布 線 資 源 和 可 編 程 的 I／ O 單 元 陣 列 構(gòu) 成 ，一 個(gè) FPGA 包 含 豐 富 的 邏 輯 門 、 寄 存 器 和 I／ O 資 源 。例如南京盛普科技電子有限公司的 SPF120 型信號(hào)發(fā)生器的主波輸出頻率達(dá)到了120MHz，任意波最高頻率為 100KHz；北京普源精電科技有限公司（RIGOL）生產(chǎn)的 DG1000/2022/3000 系列任意波形發(fā)生器，在性能上已經(jīng)大略相當(dāng)于國(guó)外中低端產(chǎn)品。Agilent 公司的 PXI 模塊任意波形發(fā)生器采樣率已經(jīng)能達(dá)到，最高輸出頻率 500MHz。以安捷倫（Agilent）和泰克（Tektronix）為代表的國(guó)際電子測(cè)量?jī)x器公司在此領(lǐng)域進(jìn)行了卓有成效的研究和開(kāi)發(fā)，其產(chǎn)品無(wú)論在技術(shù)上還是市場(chǎng)占有率方面在國(guó)際上都享有盛譽(yù)，但其價(jià)格也是相當(dāng)昂貴，高端型號(hào)每臺(tái)價(jià)格都
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