【正文】 其轉(zhuǎn)換為對(duì)應(yīng)的二進(jìn)制數(shù)。 圖 48 梯形波信號(hào)產(chǎn)生模塊電路圖 圖 49 梯形波函數(shù)發(fā)生電路波形仿真圖 方波信號(hào)產(chǎn)生模塊 方波產(chǎn)生原理：其內(nèi)部計(jì)數(shù)到達(dá) 64 時(shí)，根據(jù)輸出標(biāo)志的數(shù)值輸出對(duì)應(yīng)的數(shù)值， 15 輸出只有兩種取值：最小值表示為全 0（十進(jìn)制表示為 0）、最大值表示為全 1（十進(jìn)制表示為 255），每經(jīng)過(guò)一定數(shù)量的時(shí)鐘周期（本次設(shè)計(jì)中設(shè)定為 64），輸出信號(hào)在兩個(gè)輸出取值之間進(jìn)行翻轉(zhuǎn)，連續(xù)的輸出便成了觀測(cè)的方波波形。在每個(gè)時(shí)鐘周期的上升沿，都對(duì)輸出信號(hào)在幅度上進(jìn)行一定程度的增加，以體現(xiàn)梯形波的特征，在本次設(shè)計(jì)中設(shè)定為 16，當(dāng)輸出波形的幅度達(dá)到最大時(shí)，則將其清零開(kāi)始新一輪的循環(huán)遞增。圖 47 說(shuō)明了三角波函數(shù)在最大值（即輸出全 1）附近的波形變化。其電路圖和仿真結(jié)果圖如下所示。 C L KC L RQ [ 7 . . 0 ]in c re a s ein s tV C CC L KIN P U TV C CC L RIN P U TQ [ 7 . . 0 ]O U T P U T 圖 41 遞增斜波信號(hào)產(chǎn)生模塊電路圖 圖 42 遞增斜波函數(shù)發(fā)生電路波形仿真圖 遞減斜波信號(hào)產(chǎn)生模塊 遞減斜波產(chǎn)生原理：當(dāng)復(fù)位信號(hào)為 1 時(shí)，電路清零，恢復(fù)為初始狀態(tài)，輸出全為1；每當(dāng)復(fù)位信號(hào)為 0 并檢測(cè)到時(shí)鐘上升沿時(shí)，計(jì)數(shù)器值減 1，當(dāng)增加到 0 后賦值到最大。計(jì)數(shù)值增加呈現(xiàn)線性關(guān)系，因此輸出的波形是遞增的斜波。軟件設(shè)計(jì)流程圖見(jiàn)圖 32。方波的產(chǎn)生是在輸出波形的前半周期輸出低電平，后半周期輸出高電平，從而得到占空比為 50%的方波信號(hào)。梯形波是以一定的常數(shù)遞增的。 波形產(chǎn)生模塊的 遞增、遞減斜波是以一定常數(shù)遞增、遞減來(lái)產(chǎn)生的。 本系統(tǒng)電路設(shè)計(jì)簡(jiǎn)單，且可以根據(jù)實(shí)際的不同需要，修改程序時(shí)寫入相應(yīng)的波形數(shù)據(jù)，即可輸出想要的波形，而無(wú)需更改硬件電路，該設(shè)計(jì)成本低，可靠性高，操作靈活方便 [6]。用一個(gè) 6 選 1 數(shù)據(jù)選擇器可以實(shí)現(xiàn)對(duì) 6 種波形的選擇 ,在本設(shè)計(jì)中應(yīng)用 VHDL 語(yǔ)言針對(duì) 6 種信號(hào)分別設(shè)計(jì)出 6 種不同的軟件包 ,通過(guò)不同的選擇信號(hào)調(diào)用與其相對(duì)應(yīng)的軟件包。其中信號(hào)產(chǎn)生模塊用來(lái)產(chǎn)生所需要的 6 種信號(hào)，這些信號(hào)的產(chǎn)生可以有多種方式，如用計(jì)數(shù)器直接產(chǎn)生信號(hào)輸出 ,或者用計(jì)數(shù)器產(chǎn)生存儲(chǔ)器的地址，在存儲(chǔ)器中存放信號(hào)輸出的數(shù)據(jù)。本次設(shè)計(jì)的主要設(shè)計(jì)框圖見(jiàn)下圖。 本設(shè)計(jì)主要由波形選擇部分，波形發(fā)生部分和輸出部分組成。 QuartusII 設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開(kāi)發(fā)環(huán)境，它包含整個(gè) FPGA 和 CPLD 設(shè)計(jì)階段的解決方案。 （ 9) 全局編譯。 （ 7) 對(duì)上述電路進(jìn)行仿真。 （ 5) 建立原理圖或用 VHDL 語(yǔ)言描述設(shè)計(jì)電路。 （ 3) 添加設(shè)計(jì)文件。 （ 2) 選擇路徑。用戶首先對(duì)所做項(xiàng)目進(jìn)行設(shè)計(jì) [10]，明確設(shè)計(jì)目的，然后進(jìn)行設(shè)計(jì)輸入，進(jìn)行編譯直至編譯沒(méi)有錯(cuò)誤產(chǎn)生，之后進(jìn)行仿真，檢查是否達(dá)到設(shè)計(jì)要求，最后將設(shè)計(jì)配置到目標(biāo)器件中進(jìn)行硬件驗(yàn)證與測(cè)試。 QuartusII 軟件提供了可編程片上系統(tǒng) (SOPC)設(shè)計(jì)的一個(gè)綜合開(kāi)發(fā)環(huán)境，是 進(jìn)行SOPC 設(shè)計(jì)的基礎(chǔ)。該軟件界面友好、使用便捷、功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)完全集成化豐富的設(shè)計(jì)庫(kù)、模塊化工具、支持多種硬件描述語(yǔ)言及有多種高級(jí)編程語(yǔ)言接口等特點(diǎn)。 開(kāi)發(fā)工具介紹 本次設(shè)計(jì)采用 Altera 公司推出的一款功能強(qiáng)大，兼容性最好的 EDA 工具軟件：QuartusII。既支持同步電路，也支持異步電路 。 使用 VHDL 在進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)可以不了解電路的結(jié)構(gòu)細(xì)節(jié)，因此相對(duì)于Verilog HDL 來(lái)說(shuō)，為設(shè)計(jì)者減少了大量的工作，極大的提高工作效率，并可以延長(zhǎng)設(shè)計(jì)的生命周期。 VHDL 語(yǔ)言有良好的可移植性，由于它是一種工業(yè)標(biāo)準(zhǔn)語(yǔ)言，所以它具有設(shè)計(jì)與開(kāi)發(fā)環(huán)境、具體電路實(shí)現(xiàn)工藝以及采用的實(shí)現(xiàn)無(wú)關(guān)的特點(diǎn)，設(shè)計(jì)成果便于移植、交流和二次開(kāi)發(fā)。設(shè)計(jì)者從系統(tǒng)整體要求出發(fā)，自上而下將系統(tǒng) 內(nèi)容細(xì)化，最后將模塊組合完成系統(tǒng)的整體設(shè)計(jì)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)，其強(qiáng)大的抽象描述能力使得設(shè)計(jì)過(guò)程變得高效簡(jiǎn)捷。 VHDL 采用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，它與傳統(tǒng)的門級(jí)方式相比更適合于大規(guī)模集成電路系統(tǒng)的設(shè)計(jì)。 在 1993年升級(jí)為 IEEE STD 10761993(LRM93)。 1981 年， 美國(guó)國(guó)防部提出了一種新的硬件描述語(yǔ)言 —— 超高速集成電路硬件描述語(yǔ)言 （ VHSIC Hardware Description Language） 簡(jiǎn)稱 VHDL 語(yǔ)言。它是 20 世紀(jì) 80 年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，后來(lái)被 IEEE 制定為規(guī)范的第一種硬件描述語(yǔ)言。 VHDL 語(yǔ)言 VHDL(Very High Speed Integrated Circuit HDL)來(lái)編寫程序的。在高層系統(tǒng)用自上而下的設(shè)計(jì)方法來(lái)實(shí)現(xiàn)，底層使用自下而上的方法從元件庫(kù)或數(shù)據(jù)庫(kù)中調(diào)用已有的單元設(shè)計(jì)。 （ 3）綜合的 設(shè)計(jì)方法 復(fù)雜數(shù)字邏輯電路和系統(tǒng)的設(shè)計(jì)過(guò)程，通常是以上兩種設(shè)計(jì)方法的結(jié)合。設(shè)計(jì)樹(shù)最末枝上的單元是已經(jīng)制造出的單元、其它項(xiàng)目是已開(kāi)發(fā)好 7 的單元或者是可外購(gòu)得到的單元。使用 HDL 可 以描述硬件電路的功能和其時(shí)序要求 [11]。實(shí)際硬件中，許多操作都是在同一時(shí)刻發(fā)生的。通過(guò)使用結(jié)構(gòu)級(jí)或行為級(jí)描述，可以在不同的抽象層次描述設(shè)計(jì)。當(dāng)前成為 IEEE 技術(shù)標(biāo)準(zhǔn)的僅有兩個(gè)，即 Verilog HDL 和 VHDL。即利用計(jì)算機(jī)的計(jì)算能力對(duì)用Verilog HDL 或 VHDL 建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真，然后再自動(dòng)綜合以生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表，根據(jù)網(wǎng)表在某種工藝的器件上自動(dòng)生成具體電路。設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免 設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量。 由于功能描述可以完全獨(dú)立于芯片結(jié)構(gòu)，避免了傳統(tǒng)設(shè)計(jì)方法所帶來(lái)的重新再設(shè)計(jì)風(fēng)險(xiǎn)，大大縮短了設(shè)計(jì)周期。 設(shè)計(jì)開(kāi)發(fā)的最后步驟就是在線調(diào)試或者將產(chǎn)生的配置文件通過(guò)編程器或下載電纜寫到目標(biāo)芯片中。在設(shè)計(jì)處理完成后，對(duì)系統(tǒng)各個(gè)模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系。 綜合后仿真的主要目的是檢查綜合器的綜合結(jié)果是否與設(shè)計(jì)輸入一致。功能仿真僅對(duì)設(shè)計(jì)描述的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過(guò)程不涉及具體器件的硬件特性。完成設(shè)計(jì)描述后即可通過(guò)編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。完整的 FPGA設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合優(yōu)化、綜合后仿真、布局布線、布局布線后仿真、板級(jí)仿真與驗(yàn)證、加載配置與在線調(diào)試等主要步驟 [8]。 FPGA常用的設(shè)計(jì)方法包括“自頂向下”和“自下而上” [6]。 豐富的片上可編程邏輯資源。 5 FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS,TTL 電平兼容。 FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。 FPGA 的基本特點(diǎn)主要有： 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用芯片?；诓檎冶?（ LookUpTable， LUT)的 FPGA 結(jié)構(gòu)為現(xiàn)在主 流的 FPGA 結(jié)構(gòu)。當(dāng)然，F(xiàn)PGA 設(shè)計(jì)是一個(gè)相當(dāng)復(fù)雜的工作，是一項(xiàng)實(shí)踐性非常強(qiáng)的專業(yè)技術(shù)，需要遵循一定的設(shè)計(jì)原則和一定的經(jīng)驗(yàn)積累 [12]。近年來(lái)， FPGA 市場(chǎng)發(fā)展十分迅速，各大 FPGA 廠商，有代表性的是 Altera 公司， Xilinx 公司，不斷采用新技術(shù)來(lái)提高FPGA 器件的容量，增強(qiáng)軟件的性能。配置數(shù)據(jù)存放在片內(nèi)的SRAM 或者熔絲圖上，基于 SRAM 的 FPGA 器件工作前需要從芯片外部加載配置數(shù)據(jù)。 為了解決這一問(wèn)題， 1985 年 Xilinx 公司首家推出現(xiàn)場(chǎng)可編程門陣列 FPGA 器件，它是一種新型的高密度 PLD，采用 CMOSSRAM 工藝制作，其內(nèi)部由許多獨(dú)立的可編 程邏輯模塊 （ CLB） 組成，邏輯塊之間可以靈活的相互連接。之后出現(xiàn)了可編程陣列邏輯 PLA（ Programmable Device Logic）。 可編程邏輯器件 PLD（ Programmable Logic Device） 是 20 世紀(jì) 70 年代發(fā)展起來(lái)的一種新器件，早期的 PLD 只有可編程只讀存儲(chǔ)器 （ PROM） ，紫外線可擦除只讀存儲(chǔ)器 （ EPROM） 和電可擦除只讀存儲(chǔ)器 （ EEPROM） 3 種。FPGA 可以將設(shè)計(jì)時(shí)間由幾個(gè)月縮短至幾小時(shí)，并且使設(shè)計(jì)更加簡(jiǎn)單，從而減少了錯(cuò)誤修改和設(shè)計(jì)指標(biāo)變更的花費(fèi)。它是超大規(guī)模集成電路 （ VLSI） 技術(shù)和計(jì)算機(jī)輔助設(shè)計(jì) （ CAD） 技術(shù)發(fā)展的結(jié)果，是作為專用集成電路 （ ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的。 EDA 技術(shù)的主要內(nèi)容包括作為載體的大規(guī)模可編程邏輯器件，作為主要表達(dá)手段的硬件描述語(yǔ)言，作為智能化設(shè)計(jì)工具的軟件開(kāi)發(fā)環(huán)境以及作為下載和硬件驗(yàn)證工具的實(shí)驗(yàn)室開(kāi)發(fā)系統(tǒng)等。 EDA 工具以系統(tǒng)級(jí)設(shè)計(jì)為核心，包括了系統(tǒng)行為級(jí)描述與結(jié)構(gòu)綜合、系統(tǒng)仿真與測(cè)試驗(yàn)證、系統(tǒng)劃分與指標(biāo)分配及系統(tǒng)決策與文件生成等一系列完整的功能。 PAL、 GAL和 FPGA 等一系列復(fù)雜可 編程邏輯器件都為電子系統(tǒng)的設(shè)計(jì)提供新的平臺(tái)。最具代表性的是美國(guó) ACCEL 公司的 Tango 布線軟件 [11]。隨著集成電路的出現(xiàn)和應(yīng)用，人們開(kāi)始利用計(jì)算機(jī)代替產(chǎn)品設(shè)計(jì)過(guò)程中的高度重復(fù)性的復(fù)雜勞動(dòng)。 EDA 技術(shù)的發(fā)展可分為 3 個(gè)階段 [11]。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，以 EDA軟件為工具，對(duì)用硬件描述語(yǔ)言 VHDL 的系統(tǒng)邏輯設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。同時(shí)，本系統(tǒng)需要具有復(fù)位功能。 本課題的目標(biāo)是設(shè)計(jì)一個(gè)智能函數(shù)發(fā)生器，能夠以穩(wěn)定的頻率產(chǎn)生遞 增諧波、遞減諧波、三角波、梯形波、正弦波和方波。因此，設(shè)計(jì)的第一個(gè)步驟就是劃分確定系統(tǒng)整體的結(jié)構(gòu)，然后將每一個(gè)模塊一一實(shí)現(xiàn)，最后再把每一個(gè)小模塊組合起來(lái)，實(shí)現(xiàn)整個(gè) FPGA 預(yù)定的功能。 課題主要內(nèi)容及目標(biāo) 本論文的主要內(nèi)容是設(shè)計(jì)一個(gè)基于 EDA的可編程函數(shù)信 號(hào)發(fā)生器，在廣泛收集相關(guān)資料的基礎(chǔ)上，采用硬件描述語(yǔ)言 (VHDL)進(jìn)行開(kāi)發(fā)，配置了相應(yīng)的電路，并進(jìn)行了仿真及驗(yàn)證。 本課題 利用 Altera的 QuartusII軟件進(jìn)行編程、調(diào)試、仿真， QuartusII可以提供一個(gè)非常容易適應(yīng)特定設(shè)計(jì)所需要的完整的多平臺(tái)設(shè)計(jì)環(huán)境。 2020年的產(chǎn)品 N6O3OA能夠產(chǎn)生高達(dá) 50OMHz的頻率。不久以后，Analogic公司推出了型號(hào)為 Data2020的多波形合成器， Leeroy公司生產(chǎn)的型號(hào)為 9100的任意波形發(fā)生器等 [2]。 在 90年代末，出現(xiàn)幾種真正高性能、高價(jià)格的函數(shù)發(fā)生器、但是 HP公司推出了型號(hào)為 HP77OS的信號(hào)模擬裝置系統(tǒng)，它由 HP8770A任意波形數(shù)字化和 HP1776A波形發(fā)生軟件組成?；贒DS的函數(shù)發(fā)生器現(xiàn)在不僅可以執(zhí)行函數(shù)發(fā)生器的功能，還可以執(zhí)行任意 函數(shù)發(fā)生器 2 的功能，這將給傳統(tǒng)測(cè)試方案帶來(lái)一次革命 [14]。 隨著數(shù)字集成電路和微電子技術(shù)的發(fā)展，現(xiàn)代的函數(shù)發(fā)生器盡可能多的采用直接數(shù)字頻率合成 (DDS)的方法產(chǎn)生所需要的波形。這個(gè)時(shí)期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件構(gòu)成的電路存在著尺寸大、價(jià)格貴、功耗大等缺點(diǎn)，并且要產(chǎn)生較為復(fù)雜的信號(hào)波形，則電路結(jié)構(gòu)非常復(fù)雜。 智能函數(shù)發(fā)生器即通常所說(shuō)的信號(hào)發(fā)生器是一種常用的信號(hào)源，是指自動(dòng)產(chǎn)生遞增諧波、遞減諧波、方波、三角波、正弦波等函數(shù)信號(hào)波形的電路和儀器。因此傳統(tǒng)的信號(hào)發(fā)生器正逐步退出歷史舞臺(tái)。 一般傳統(tǒng)的信號(hào)發(fā)生器都采用諧振法，即用具有頻率選擇性的回路來(lái)產(chǎn)生正弦振蕩，獲得所需頻率。但是傳統(tǒng)的信號(hào) 發(fā)生器大多采用專用芯片或單片機(jī)或模擬電路，存在成本高或控制方式不靈活或波形種類少等問(wèn)題，其性能己經(jīng)難以滿足現(xiàn)在的要求[2]。 函數(shù)發(fā)生器在工業(yè)生產(chǎn)、產(chǎn)品開(kāi)發(fā)、科學(xué)研究等實(shí)驗(yàn)測(cè)試中起著十分重要的作用，除供通信、儀表和自動(dòng)控制系統(tǒng)測(cè)試用外，還廣泛用于生物醫(yī)學(xué)等各個(gè)領(lǐng)域的測(cè)試 [4]。 關(guān)鍵詞： 函數(shù)發(fā)生器 電子設(shè)計(jì)自動(dòng)化 硬件描述語(yǔ)言 QUARTUSII 2 DESIGN OF INTELLIGENT FUNCTION GENERATOR BASED ON EDA ABSTRACT Function signal generator is a mon signal source that is widely used in electronic measurement and scientific research. With the development of the modern measurement and modern munication technology, the equipment and method of corresponding test have a higher