【正文】 短。因此，工業(yè)控制及其他領(lǐng)域也更加重視使用 FPGA，利用 FPG 完成 VGA 顯示控制，可以使圖像的顯示脫離 PC 機(jī)的控制，形成體積小、功耗低的格式嵌入式系統(tǒng)（便基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 7 攜式設(shè)備或手持設(shè)備），應(yīng)用地面勘測，性能檢測等方面，具有重要的現(xiàn)實意義 [1]。 VGA接口是顯卡上應(yīng)用最為廣泛的接口類型，多數(shù)的顯卡都帶有此種接口。彩色則由 R， G， B(紅： RED，綠： GREEN，藍(lán)： BLUE 這三基色夠成。它的行、場掃描時序示意圖如圖 。行同步的消隱時間 T1(約為 6S)；行顯示的時間 T2(約為 26s)；場同步的消隱時間T3(兩行周期 )；場顯示的時間 T4(480 行周期 )[3]。通常我們接觸的彩色顯示器絕大多數(shù)是由 CRT（陰極射線管）組成的，每個像素得色彩均由紅、綠、藍(lán)三基色組成。 圖 VGA顯示模塊 與 CRT顯示器的控制框圖 屏幕掃描即是電子束掃描一幅屏幕圖像上的各個點(diǎn)的過程。它具有如下過程：電子束首從屏幕的左上角開始 向右掃，當(dāng)達(dá)到屏幕得右邊緣時，電子束（水平消隱）被關(guān)閉，并迅速回到屏幕的左邊緣（水平回掃）。這樣執(zhí)行的原因 ， 一方面是由于顯示 24位真彩色很少在實際應(yīng)用被用到 。 FPGA通過串聯(lián)電阻直接驅(qū)動 5個 VGA信號。通過 VGA_RED、 VGA_BLUE、 VGA_GREEN置高或 低來產(chǎn)生 8中顏色，如表 : 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 11 表 顏色對照 VGA_RED VGA_GREEN VGA_BLUE Resulting color 0 0 0 Black 0 0 1 Blue 0 1 0 Green 0 1 1 Cyan 1 0 0 Red 1 0 1 Magenta 1 1 0 Yellow 1 1 1 White VGA信號的時序由視頻電氣標(biāo)準(zhǔn)委員會（ VESA）規(guī)定。盡管下面的描述僅限于 CRT， LCD已經(jīng)發(fā)展到可以同 CRT使用同樣的時序信號了。如果電子束從后返回左或頂邊，顯示屏并不顯示任何信息 ?？刂破鳟a(chǎn)生同步脈沖 TTL電平來設(shè)置電流通過偏轉(zhuǎn)磁鐵的頻率，以確保像素或視頻數(shù)據(jù)在適當(dāng)?shù)臅r間送給電子槍。然后，控制 器接收并利用視頻數(shù)據(jù)在適當(dāng)?shù)臅r間顯示，電子束移動到指定的像素點(diǎn)。最小的刷新頻率是取決于顯示器的亮度和電子束的強(qiáng)度，實際頻率一般在 60～ 120Hz之間。圖 明了每個時序的聯(lián)系。系統(tǒng)設(shè)計者可以根據(jù)需要 ,通過編輯的邏輯連接 FPGA 內(nèi)部鏈接 ,就像一個電路測試板是放在一個芯片。 FPGA是在 PAL(Programmable Array Log2ic)， GAL(Generic PAL)等基礎(chǔ)上發(fā)展起來，是一種具有豐富的可編程 I/O引腳、邏輯宏單元、門電路以及 RAM 空間的可編程邏輯器件 ,大概所有應(yīng)用了門陣列、 PLD 與中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 FPGA 和 CPLD器件。一旦用戶采用原理圖或 HDL 語言描述一個邏輯電路時 ， 邏輯電路的所有可能出現(xiàn)的結(jié)果都可被 FPGA 開發(fā)軟件自動計算出 ,并且會把結(jié)果事先寫入 RAM， 為此 ,每當(dāng)輸入一個信號進(jìn)行了邏輯運(yùn)算也就同等于輸入一個地址進(jìn)行查表 ,找到地址相對應(yīng)得內(nèi)容 ， 然后輸 出 便可以。在系統(tǒng)設(shè)計之前，首先要進(jìn)行方案論證，系統(tǒng)設(shè)計，器件選擇等一些準(zhǔn)備工作。 現(xiàn)階段 進(jìn)行 一項 大型工程 的 設(shè)計 時 ， 通 常 采 用 得 設(shè)計方法是 HDL設(shè)計輸人法，它利于自頂向下設(shè)計以及模塊的劃分 及 復(fù)用，可移植性和通用性好，設(shè)計不 會 因 為 芯片的工藝 和 結(jié)構(gòu) 得 不同而變化， 便于 向 ASIC 移植。 經(jīng) 過仿真能 迅速 發(fā)現(xiàn)設(shè)計 上存在 的錯誤，設(shè)計進(jìn)度 得于加快 ，設(shè)計的可靠性 得到大幅提高 。 綜合后的仿真：其目的在于 檢查綜合器的綜合結(jié)果是否與設(shè)計輸入一致， 作綜合后的 仿真時，要 在 綜合仿真模型中反標(biāo)注綜合生成的標(biāo)準(zhǔn)延時格式 SDF(Standard Dela Format)文件， 可以 估計 出 門延時 所 帶來的影響。布局布線 為此過程中最重要的步驟 。常被用于發(fā)現(xiàn)不符合時序的約束條件或者器件的固有時序規(guī)則 (建立、保持時間等 )的時序違規(guī)狀況。在 QuartusII 中主要是通過 Assemble(生成編程文件 )、 Programmer(建立包含設(shè)計所有器件名稱和選項的鏈?zhǔn)轿募?)、轉(zhuǎn)換編程文件等功能來支持這一步驟的。 VHDL 中文 簡稱 超高速集成電路硬件描述語言， 是一種集設(shè)計、仿真、綜合于一體的標(biāo)準(zhǔn)硬件描述語言，是對可編程邏輯器件進(jìn)行開發(fā)與設(shè)計的重要工具， 主要應(yīng)用 于 數(shù)字電路的設(shè)計。 VHDL主要 是被 用 來 描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL 系統(tǒng)設(shè)計 的基本點(diǎn) 便來源于 這種將設(shè)計實體分成內(nèi)外部分 的概念。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 17 ◆ VHDL具有將大規(guī)模設(shè)計進(jìn)行分解和再次利用已有的設(shè)計功能得益于其語句的行為描述能力和程序結(jié)構(gòu)。 Quartus II 簡介 Max+plus II作為 Altera的上一代 PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。 Quartus II能夠 在 多系統(tǒng) 上使用， 為用戶的設(shè)計方式提供了完善的圖形界面。支持 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，用戶 可 利用 充分 成熟的模塊，簡化了復(fù)雜性 的設(shè)計步驟 、設(shè)計速度 明顯加快 。 Quartus 平臺 與縱多的 EDA 供應(yīng)商 所 開發(fā) 的 工具 能 相兼容。將圖像控制模塊分為這樣幾部分；二分頻電路、地址發(fā)生器、 VGA 時序控制模塊、圖像數(shù)據(jù)存儲 器讀出模塊 .如圖 所示 : 圖 VGA顯示控制系統(tǒng)框圖 設(shè)計原理 顯示控制器是一個較大的數(shù)字系統(tǒng)，采用模塊化設(shè)計原則、借鑒自頂向下的程序設(shè)計思想，進(jìn)行功能分離并按層次設(shè)計。 地址發(fā)生器接收所要顯示的數(shù)據(jù)讀取控制信號，產(chǎn)生 與圖像數(shù)據(jù) ROM 模塊 對應(yīng)得地址，根據(jù) VGA 顯示的像素分布，確定讀取對應(yīng)數(shù)據(jù)的地址，由于所顯示的圖形每行需 256 個像素，而 ROM中每個地址存儲的數(shù)據(jù)時 64 位，故每 4個地址取出的數(shù)據(jù)用于一行的顯示 。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 21 第 4 章 系統(tǒng)實現(xiàn) 此系統(tǒng)設(shè)計分主要由，二分頻模塊，地址譯碼器模塊， VGA 顯示控制模塊及圖像數(shù)據(jù) ROM 來實現(xiàn)對圖像的顯示。 一個獨(dú)立的計數(shù)器產(chǎn)生垂直時序信號。 首先啟動 QUARTUS Ⅱ軟件，新建 vga640480 顯示掃描模塊工程文件，如下圖 所示 : 圖 創(chuàng)建工程 vga640480 單擊完成按鈕，創(chuàng)建好了設(shè)計工程，選擇【 FILE】 【 NEW】菜單，出現(xiàn)如圖 所示的新建設(shè)計文件類型窗口。至此， vga640480 顯示掃描模塊文件建立完成。 然而 外部存儲器有多種選擇，如 ROM,、雙口 RAM、甚至 SDRAM 等， 例 如 ROM 可用直接產(chǎn)生地址信號的方式對芯片進(jìn)行訪問，而 SDRAM 則是 利用 DMA 控制方式配合 CPU 進(jìn)行讀寫操作 [10]。而圖像都具有固定的格式，如 BMP,JPEG,GIF 等 。 Memory Initialization File (.mif)格式 作為 Quartus II 中 ROM 的初始化數(shù)據(jù)文件格式， 其具備 較簡單 的 記錄方式，其中地址和數(shù)據(jù)都可為十進(jìn)制或十六進(jìn)制，地址值位于 冒號左邊，對應(yīng)的數(shù)據(jù) 則處在右 邊，并以分號結(jié)尾。 用當(dāng)下 應(yīng)用較廣泛的 24 位真彩色圖像 舉例分析 ，其特點(diǎn)是： 24 位真彩色圖像 的 存儲文件中沒有 圖像顏色表 。對于真彩色 的 圖像，圖像數(shù)據(jù) 則 是實際的 R,G,B 值， 即 一個像素由 3個字節(jié) 24 位組成，基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 25 前 8 位 用于 表示 B,中間 8位 用于 表示 G,后 8位 用于 表示 R。反之取 f red=0。 在原有的工程項目中創(chuàng)建新的工程 imggrom 文件，選擇【 FILE】 【 NEW】菜單，出現(xiàn)如圖 ,在圖中選擇【 BLOCK Diagarm/Schemrtic File】 ,單擊【 OK】建立一個新的原理圖設(shè)計文件，命名為 。點(diǎn)擊【 Browse】，找出以生產(chǎn)的 HEX文件的位置并添加。開發(fā)板提供基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 29 的系統(tǒng)時鐘 50MHz,所以要對板載時鐘進(jìn)行分頻后才能使用。為此不在重復(fù)其設(shè)計過去，這里只給出其模塊圖，如圖 : 圖 地址發(fā)生器模塊 頂層設(shè)計 在以上模塊設(shè)計完成后，新建系統(tǒng)工程，建原理圖文件，調(diào)用 VGA顯示模塊。通過 RAM 來存儲漢字的信息，實現(xiàn)了基于 FPGA 的漢字顯示，方便寫入漢字信息，更新顯示的內(nèi)容以及修改。隨著 VGA 接口的 普遍 使用，這種結(jié)合 FPGA 的 系統(tǒng)級設(shè)計方法已經(jīng)展現(xiàn)優(yōu)勢。 隨著 畢業(yè)的時間的臨近，畢業(yè)設(shè)計也接近了尾聲?？傊还?掌握的了 的還是 不懂得， 困難 確實 比較多， 凡是難開頭 ，不知道 從哪 入手。在設(shè)計過程中，我通過查閱大量有關(guān)資料，自學(xué) 和 與同學(xué) 之間 經(jīng)驗 的 交流，并向老師請教等方式 。 也許 這個設(shè)計做的 并不是 太好， 但 在設(shè)計過程中所學(xué)到的東西 才 是這次畢業(yè)設(shè)計的最大收獲和財富， 為之 受益終身。 USE 。 htout,vtout: out STD_logic_vector(9 downto 0))。 vtout = vt。)。 end process。139。 process(clk) begin if ((vt =4800+8+2) and (vt 480+8+2+2)) then vs =39。 end if。b=rgbin(0)。039。 end if。 USE 。 ARCHITECTURE modelstru OF efp IS signal clk_25:STD_LOGIC。 then clk_25 = not clk_25。 end。 ENTITY dizhi IS Port(clk : IN STD_LOGIC。 begin process (clk) begin if clk39。 end if。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 38 參考文獻(xiàn) [1] 張壓平：基于 FPGA 的 VGA 顯示模塊設(shè)計，人民郵電出 版社， ， P6P8 [2] 董 兵：基于 FPGA 的 VGA 圖像控制器的設(shè)計，復(fù)旦大學(xué)出版社， ， P11P18 [3] 張 偉： FPGA 內(nèi)部塊 RAM 的應(yīng)用技巧，高等教育出版社， ， P32P36 [4] 曹 允：基于 FPGA 的時序彩條信號實現(xiàn)應(yīng)用，人民郵電出版社， ， P25P28 [5] 李經(jīng)智： EDA 技術(shù)及其應(yīng)用，人民郵電出版社， ， P21P28 [6] 潘 松： EDA 技術(shù)與 Verilog，清華大學(xué)出版社， ， P22P26 [7] 邊計年 ： 用 VHDL 設(shè)計電子線路 ， 清華大學(xué)出版社 ， ， P5P7 [8] 李經(jīng)智： EDA 技術(shù)及其應(yīng)用，人民郵電出版社， ， P21P28 [9] 李紅艷： 基于 FPGA 的 VGA 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