基于fpga的雷達(dá)中心控制器的設(shè)計(jì)-預(yù)覽頁(yè)
【正文】 面： 1)根據(jù)項(xiàng)目的要求要對(duì)時(shí)序的嚴(yán)格要求，完成中心控制器的方案設(shè)計(jì)； 2)數(shù)據(jù)預(yù)處理模塊、 DSP 鏈路口通信模塊的 VHDL 的編程和設(shè)計(jì) 3中心控制器硬件電路的調(diào)試和測(cè)試 。因此非常有必要在 數(shù)據(jù)處理計(jì)算機(jī)和雷達(dá)各分系統(tǒng)之間設(shè)計(jì)一個(gè)可實(shí)現(xiàn)雷達(dá)實(shí)時(shí)控制的系統(tǒng)。通用計(jì)算機(jī)與雷達(dá)系統(tǒng)各個(gè)單元硬件 (信號(hào)處理器、波 形產(chǎn)生器等 )和其它外部設(shè)備 (如鍵盤、鼠標(biāo)、顯示器等 )通過(guò)通用接口相連，它們之間要通過(guò)緩存器和數(shù)據(jù)總線。 基本滿足以上的符合雷達(dá)系統(tǒng)的設(shè)計(jì)要求，同時(shí)測(cè)試也要達(dá)到相應(yīng)的設(shè)計(jì)指標(biāo)。由于 FIR 濾波對(duì)輸入不同的數(shù)據(jù)輸出相應(yīng)的數(shù)據(jù)，結(jié)果也要按輸入而論。這兩個(gè)方面使得計(jì)算機(jī)的要求越來(lái)越高，計(jì)算機(jī)的壓力配置可能達(dá)不到數(shù)據(jù)處理的要求，即使達(dá)到成本也很高，故加中心控制器。對(duì)計(jì)算機(jī)的要求越來(lái)越高的方面主要有兩個(gè)：一是雷達(dá)的周期越來(lái)越短，二是對(duì)雷達(dá)探測(cè)的實(shí)時(shí)監(jiān)控。該實(shí)驗(yàn)是對(duì)兩路模擬數(shù)據(jù)進(jìn)行一系列的處理，首先是 FIR 濾波，再數(shù)據(jù)暫存及 DSP 鏈路口通信，最終輸出相應(yīng)的數(shù)據(jù)。中心控制器硬件電路的調(diào)試和測(cè)試 . 實(shí)現(xiàn)的 主要任務(wù) : 對(duì)不同的雷達(dá)單元發(fā)送不同的指令，完成相應(yīng)的任務(wù)；雷達(dá)在特定的時(shí)間完成相應(yīng)的任務(wù)；操作人員對(duì)雷達(dá)系統(tǒng)發(fā)送指令，并使其響應(yīng)。傳統(tǒng)雷達(dá)的中心控制器與數(shù)據(jù)處理設(shè)備一起，都由通用計(jì)算機(jī)實(shí)現(xiàn)。此外由于多種設(shè)備協(xié)調(diào)工作，雷達(dá)系統(tǒng)的時(shí)間校準(zhǔn)也是必不可少的，對(duì)于處理時(shí)間己經(jīng)十分緊張的數(shù)據(jù)處理計(jì)算機(jī)來(lái)說(shuō)，更增加了很大負(fù)擔(dān)。所以選擇 FPGA 是比較好的選擇。要用到的是 AD9059 是 8位單片雙通道模數(shù)轉(zhuǎn)換器； FIR 濾波：對(duì)兩路 8 位數(shù)字信號(hào)進(jìn)行濾波； 數(shù)據(jù)緩沖：對(duì)濾波后的兩路信號(hào)進(jìn)行緩存，采用 FIFO 存儲(chǔ)器來(lái)實(shí)現(xiàn)，再送給 DSP鏈路口； 鏈路口數(shù)據(jù)發(fā)送：緩存的數(shù)據(jù)進(jìn)入 DSP，完成與 DSP 的通信，同時(shí)要滿足通信I 路模擬信號(hào) Q 路模擬信號(hào) FIR 濾波器 數(shù)據(jù)存儲(chǔ) DSP 鏈路口 A/D 轉(zhuǎn)化器 時(shí)鐘模塊 雷達(dá)單元 波形產(chǎn)生器 中心控制 時(shí)間基準(zhǔn) 顯示界面 顯示界面 緩沖器 采樣時(shí)間 采樣頻率 復(fù)位電 路 電源 3 的速度方面的數(shù)據(jù)要求 ； 雷達(dá)單元：對(duì)不同的雷達(dá)單元進(jìn)行控制，有相應(yīng)的響應(yīng)，完成相應(yīng)的任務(wù)； 波形產(chǎn)生器：產(chǎn)生不同的波形，與不同的數(shù)據(jù)采集有一定的時(shí)間關(guān)系。對(duì) FIFO 的要求如下 : FIFO 深度為 1024，寬度為 8，即存放 1024 個(gè)數(shù)據(jù)，每個(gè)數(shù)據(jù)為 8位。 圖 為向?qū)傻?FIFO 符號(hào)， FIFO 深度為 1024，寬度為 8。大部分情況下， AD9059 僅需要一個(gè)單極性的 5V 電源和一個(gè)編碼時(shí)鐘即能正常工作 . 這是主要關(guān)于 A/D轉(zhuǎn)換器方面的要求。表示為 y f x??，其中 f是濾波器的脈沖響應(yīng)， x是輸入信號(hào)，而 y是卷積輸出。研究數(shù)字濾波器的動(dòng)機(jī)就在于它們正日益成為一種主要的 DSP 操作。 圖 FIR 濾波器 原理圖 兩路數(shù)據(jù)經(jīng)過(guò)乘法器，再進(jìn)行擴(kuò)展 2 位數(shù)據(jù)，這是為了防止數(shù)據(jù)溢出，在經(jīng)過(guò)加法器，截取累加和的高 8位，作為濾波器的最終結(jié)果。 use 。 end coeffs。 use 。 result:out signed(16 downto 0))。 variable pro:signed (16 downto 0)。039。 for i in 0 to 3 loop shift(i):=(others=39。 ELSIF clk39。 pro:=(tmp+shift(3))*coeffs(0)。 8 acc:=acc+pro。 end loop。end process 。 完成第一步所要完成的編程，其源程序如下： Library ieee。 輸入八位數(shù)據(jù)； 10 data:out std_logic_vector(15 downto 0))。 經(jīng)過(guò)‘與’合并兩組數(shù)據(jù)； end data。 Use 。 send_en: in std_logic。 architecture data of data_send is 11 type states is (s0,s1,s2)。 process(send_en,state) begin if clk39。039。 when s1= dout(7 downto 0)=datab(15 downto 8)。139。 end case。 在進(jìn)行功能仿真，如圖 所示，輸入數(shù)據(jù)是 1010111100000101， en 使能為高時(shí)，分兩段輸出高位段時(shí) 10101111，低位段時(shí) 01010000，完成了相應(yīng)的功能。 實(shí)現(xiàn)雷達(dá)單元模塊和波形產(chǎn)生器的功能，進(jìn)行其功能的編程如下： library ieee。 d0,d1,d2,d3:out std_logic)。b。139。139。139。039。139。039。139。039。139。039。 end case。 程序分析及流程圖：當(dāng) s 為低電平， d3d2d1d0 統(tǒng)一置高電平，在 s為高電平時(shí)，根據(jù) q=aa
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