【正文】 XC4000系列芯片的連線資源由水平和垂直的布線通道構(gòu)成，較短的線段分布于單個 CLB中，較長的線段跨接與兩個 CLB之間，而最長的線段跨越怎個芯片。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。其核心的部分就是控制邏輯電路，不斷 完善它可以增加系統(tǒng)的功能。各個計數(shù)器的輸出分別經(jīng)過譯碼器送數(shù)碼管顯示。 七段譯碼器構(gòu)成譯碼顯示電路，數(shù)碼管完成顯示功能。 所以這種震蕩電路輸出的是準(zhǔn)確度極高的信號，再利用分頻電路的話就會得到標(biāo)準(zhǔn)的秒信號，其組成框圖如圖 41。電路中采用 Max+plusII 元器件庫中的計數(shù)器 7490 進行硬件分頻。 溫度傳感器的選擇 溫度傳感器根據(jù)是否要與被檢測介質(zhì)接觸，分為接觸式傳感器和非接觸式傳感器兩類。 常用的接觸式溫度傳感器有鉑電阻、熱電偶和半導(dǎo)體熱敏電阻 等類型 。 Ds18b20 的主要 特征 （ 1） 、適 用的 電壓范圍 比較 寬， 大概為 ～ ， 在特殊情況下還可以有數(shù)據(jù)線供電。 （ 5） 、 多個 DS18B20 能夠相互并聯(lián)，組成一個測溫網(wǎng)絡(luò) ， 并且這些 DS18B20 的數(shù)據(jù)線可以連在一根數(shù)據(jù)線上。 Ds18b20 與 FPGA 的連接電路如 圖 46， VDD 端口 5V 電源， GND 接地， DG 端口接 FPGA的一位雙向口，另外在數(shù)據(jù)連接線上還要接上一個 的上拉電阻。該部分 可 以 完成對溫度的測量， 以二進制補碼的形式進行存儲，并通過顯示器進行 16 進制度的轉(zhuǎn)換，從而進行當(dāng)前穩(wěn)定的顯示。 R1和 R0 用來設(shè)置分辨率，如下表所示 ： 表 43： 溫度分辨率設(shè)置表 R1 R0 分辨率 溫度最大轉(zhuǎn)換時間 0 0 9 位 0 1 10 位 1 0 11 位 375ms 1 1 12 位 750ms 溫度測量 的 軟件設(shè)計 軟件設(shè)計是使用 VHDL 語言與圖形輸入相結(jié)合的方法， clk1 提供了系統(tǒng)工作時鐘，data 提供控制信號， DQ為傳感器傳入數(shù)據(jù)的接口， TEMP 為輸出信號，送到顯示器顯示。 本系統(tǒng)采用的就是這種行列式鍵盤接口，相對個按鍵的鍵盤接口來說節(jié)省了 I/O 接口。 如果發(fā)現(xiàn)有按鍵按下界限來就是通過安檢掃描來確定是哪個按鍵被按下，鍵盤掃描的過程是依次輪流將列線輸出為 0 電平，然后再檢查各行線的狀態(tài)。 該模塊的邏輯框圖如圖 410所示。 use 。 end qudou。 tmp1=sig1(0)and sig1(1)and sig1(2)and sig1(3)。139。039。 end if。039。 end if。 end behav。 ROW[3..0]與鍵盤的行線相連， COM[3..0]與鍵盤的列線相連。 use 。 :out std_logic_vector(3 downto 0)。 signal counter:std_logic_vector(1 downto 0)。 process(clky) begin if(clky39。139。 else sig1=39。 第 19 頁 共 37 頁 end if。 process(clky) 列線逐位輸出低電平 variable jt :std_logic。)then if(sig1=39。 end loop。 end if。139。 else =0000。 process(clky) 鍵碼信號賦值 begin if(clky39。139。 sig_。 end if。 (3).鍵碼轉(zhuǎn)換模塊 該模塊框圖如圖 412 所示。 use 。 key_code:out std_logic_vector(3 downto 0))。139。 第 22 頁 共 37 頁 when 11100111=key_code=0011。 when 11010111=key_code=0111。 when 10110111=key_code=1011。 when others =key_code=1111。 end behav。 圖 414 秒計數(shù)模塊框圖 輸入端口 ENL 是整個日歷的使能信號也是秒計數(shù)器的使能信號，高電平有效； CLK是秒脈沖輸入端口； RES 是異步清零信號； MADD 和 MDEC 是同步校時控制信號， MADD 是控制秒信號加一， MDEC 是控制秒信號減一；輸出端口 A[3..0]是秒時鐘的低位， B[3..0]第 24 頁 共 37 頁 是高位 ； CA 端口是進位輸出端口，當(dāng)秒計數(shù)到 59 時輸出高電平，其它時候輸出低電平。 entity miao is port(enl,res,clk,madd,mdec:in std_logic。 architecture SEC of miao is begin process(enl,clk,res) variable m0,m1:std_logic_vector(3 downto 0)。 m1:=0000。event and clk=39。 if madd=39。 then if m0=1000 and m1=0101 then ca=39。 else m0:=0000。 ca=39。 elsif mdec=39。 elsif m00000 then m0:=m01。 end if。 end process。 圖 415 秒時鐘仿真波形 日計數(shù)模塊 由于一年中各個月份的日的長短不同，共有 2 2 30 和 31天四種情況，可知日由年和月共同決定，如表 41。 use 。 a,b:out std_logic_vector(3 downto 0)。 begin process(sel) begin if sel=001 then sr0=0001。 sr1=0011。 第 28 頁 共 37 頁 end if。 end process。 then r0:=0000。 elsif clk39。039。139。139。 else r0:=0000。139。 else r0:=1001。 end if。 end SEC。日計數(shù)模塊的時序仿真圖如圖417所示，仿真圖滿足設(shè)計的要求。 圖 418 月計數(shù)邏輯框圖 其仿真時序圖如圖 419 所示。其它端口的功能與上述模塊類似。動態(tài)掃描方式就是一次只顯示一位 LED顯示快的數(shù)據(jù)，其它位不顯示，然后逐一的顯示其他位的數(shù)據(jù)，只要每一位顯示的時間間隔不要太大，這樣由于人眼的視覺暫留現(xiàn)象，看上去好像所有的數(shù)碼管都在同時顯示著自己相對于的數(shù)據(jù)，只是如果帶動的數(shù)碼管比較多的話就會導(dǎo)致數(shù)碼管的亮度不高。 圖 423 數(shù)碼管位選實現(xiàn)電路 5． 調(diào)試與驗證 調(diào)試是驗證系統(tǒng)功能是否得以實現(xiàn)以及實現(xiàn)的情況。經(jīng)過編譯、仿真和硬件驗證三個 步驟，系統(tǒng)的調(diào)試基本完成了。 第 33 頁 共 37 頁 在對文本文件進行編譯時，有三個問題需要特別關(guān)注的，一是完成文本輸入后，要對文本文件進行保存， 保存時文件名要與實體名相同，后綴名為 .vhd。由于程序較多，很容易出現(xiàn)錯誤。不要小看這些小的錯誤，可能會釀成大錯的。 電路選擇 本次設(shè)計使用 GW48 型 EDA 實驗開發(fā)系統(tǒng) 。 （ 3）該實驗開發(fā)系統(tǒng)除具有豐富的實驗資源外，還擴展了 A/D、 D/A、 VGA 視頻、PS/2接口、 RS232 通信、單片機獨立用戶系統(tǒng)編程下載接口、 50MHz 高頻時鐘源以及數(shù)字頻率計。 下載驗證 首先 把計算機的打印機口與目標(biāo)板（如開發(fā)板或?qū)嶒?板） 用下載線 連接好， 接著 打開電源： （ 1）、下載方式設(shè)定。 此項設(shè)置只在初次裝軟件后第一 次編程前進行，設(shè)置確定后就不必重復(fù)此設(shè)置了。 第 35 頁 共 37 頁 圖 52 向 EPF10K10下載配置文件 6 實驗結(jié)論 實驗結(jié)論 將本設(shè)計下載到實驗箱上調(diào)試驗證，驗證的結(jié)果基本上能實現(xiàn)預(yù)期的效果，年、月、日、時、分、秒都能夠正常計數(shù)并顯示 ，校準(zhǔn)等控制功能也都正常，溫度顯示也能實現(xiàn)。 在電子設(shè)計中往往都會遇到這樣的問題，明明在仿真的時候一切都正常。在本次設(shè)計調(diào)試的過程中遇到了如下的一些問題： (1).當(dāng)程序下載到實驗箱上后，數(shù)碼管顯示全部為零，計數(shù)器不工作，經(jīng)分析得第 36 頁 共 37 頁 知程序中的總的清零信號保持有效狀態(tài)，改動程序后計數(shù)器開始計數(shù)，數(shù)碼管才正常顯示。檢查程序后得知，月的進位信號在月為 12后變一直有效，其它模塊也存在這種情況，改動程序后各個模塊工作正常。本設(shè)計是利用當(dāng)今最先進的 EDA 技術(shù)，依靠 MAX+PLUS II 軟件設(shè)計平臺，采用 VHDL 編程語言通過分模塊編寫 。 在設(shè)計途中，遇到過很多困難，例如程序編譯錯誤，波形仿真結(jié)果不符合設(shè)計