【文章內(nèi)容簡介】 TD_LOGIC_VECTOR(13 downto 0)。 q : OUT STD_LOGIC_VECTOR(2 downto 0) )。 end ponent。 ponent rom2 圖象數(shù)據(jù) ROM，數(shù)據(jù)線 12 位；地址線 14 位 PORT(clock : IN STD_LOGIC。 address : IN STD_LOGIC_VECTOR(13 downto 0)。 q : OUT STD_LOGIC_VECTOR(2 downto 0) )。 end ponent。 ponent mid1 port ( clk : in std_logic。 qin1 : in std_logic_vector(2 downto 0)。 xx: in std_logic_vector(8 downto 0)。 yy: in std_logic_vector(8 downto 0)。 htin : in std_logic_vector(9 downto 0)。 vtin : in std_logic_vector(9 downto 0)。 qout : out std_logic_vector(2 downto 0)。 romaddr_control : out std_logic_vector(13 downto 0) )。 end ponent。 ponent mid port ( clk : in std_logic。 qin : in std_logic_vector(2 downto 0)。 key1,key2,key3,key4 : in std_logic。 htin : in std_logic_vector(9 downto 0)。 vtin : in std_logic_vector(9 downto 0)。 qout : out std_logic_vector(2 downto 0)。 code:in std_logic_vector(7 downto 0)。 flag:in std_logic。 romaddr_control : out std_logic_vector(13 downto 0) )。 end ponent。 signal rgb : STD_LOGIC_VECTOR(2 downto 0)。 signal rgb1 : STD_LOGIC_VECTOR(2 downto 0)。 signal rgb2 : STD_LOGIC_VECTOR(2 downto 0)。 signal rgb3 : STD_LOGIC_VECTOR(2 downto 0)。 signal clk25MHz : std_logic。 signal clk1Hz : std_logic。 signal romaddr : STD_LOGIC_VECTOR(13 downto 0)。 signal romaddr1 : STD_LOGIC_VECTOR(13 downto 0)。 signal romaddr2 : STD_LOGIC_VECTOR(13 downto 0)。 signal hpos, vpos : std_logic_vector(9 downto 0)。 signal txx : std_logic_vector(8 downto 0)。 signal tyy : std_logic_vector(8 downto 0)。 signal code1:std_logic_vector(7 downto 0)。 signal flag1: std_logic。 BEGIN process(clk50MHz) begin if clk50MHz39。event and clk50MHz = 39。139。 then clk25MHz = not clk25MHz 。 end if。 end process。 i_vga640480 : vga640480 PORT MAP(clk = clk25MHz, rgbin = rgb1, rgbin1 = rgb3,hs = hs, vs = vs, r=r, g=g, b=b, htout = hpos, vtout = vpos)。 i_rom2: rom2 PORT MAP(clock = clk25MHz, address = romaddr1, q =rgb2)。 i_rom : imgrom PORT MAP(clock = clk25MHz, address = romaddr, q = rgb)。 i_mid : mid PORT MAP(clk = clk25MHz, qin = rgb, htin = hpos, vtin = vpos, qout =rgb1,romaddr_control = romaddr,code=code1,flag=flag1,key1=key1,key2=key2,key3=key3,key4=key4)。 i_mid1 : mid1 PORT MAP(clk = clk25MHz, xx = txx, yy= tyy ,qin1 = rgb2, htin = hpos, vtin = vpos, qout =rgb3,romaddr_control = romaddr1)。 i_keyboard :keyboard port map(clk=clk50MHz,kb_clk=clk2, kb_data=data,keycode=code1,flag=flag1)。 end。 VGA 顯示模塊 library IEEE。 use 。 use 。 entity vga640480 is port ( clk : in STD_LOGIC。 hs : out STD_LOGIc。 vs : out STD_LOGIc。 r : out STD_LOGIC。 g : out STD_LOGIC。 b : out STD_LOGIC。 rgbin,rgbin1: in std_logic_vector(2 downto 0)。 htout : out std_logic_vector(9 downto 0)。 vtout : out std_logic_vector(9 downto 0) )。 end vga640480。 architecture ONE of vga640480 is signal ht : std_logic_vector(9 downto 0)。 signal vt : std_logic_vector(9 downto 0)。 begin Assign pin htout = ht。 vtout = vt。 this is Horizonal counter process(clk) begin if (rising_edge(clk)) then if(ht 800) then ht = ht + 1。 else ht = (others = 39。039。)。 end if。 end if。 end process。 this is Vertical counter process(clk) begin if (rising_edge(clk)) then if (ht = 640+8 ) then if(vt 525) then vt = vt + 1。 else vt = (others = 39。039。)。 end if。 end if。 end if。 end process。 th