集成電路課程設(shè)計報告-基于fpga實現(xiàn)vga彩條信號發(fā)生器設(shè)計(編輯修改稿)
2024-09-07 12:30 本頁面
【文章內(nèi)容簡介】 END COLOR。ARCHITECTURE behav OF COLOR IS SIGNAL HS1,VS1,FCLK,CCLK: STD_LOGIC。 SIGNAL MMD:STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL FS:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL CC:STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL LL:STD_LOGIC_VECTOR(8 DOWNTO 0)。 SIGNAL GRBX:STD_LOGIC_VECTOR(3 DOWNTO 1)。 SIGNAL GRBY:STD_LOGIC_VECTOR(3 DOWNTO 1)。 SIGNAL GRBP:STD_LOGIC_VECTOR(3 DOWNTO 1)。 SIGNAL GRB:STD_LOGIC_VECTOR(3 DOWNTO 1)。BEGIN GRB(2)=(GRBP(2)XOR MD) AND HS1 AND VS1。 GRB(3)=(GRBP(3)XOR MD) AND HS1 AND VS1。 GRB(1)=(GRBP(1)XOR MD) AND HS1 AND VS1。 PROCESS(MD)BEGIN IF MD39。EVENT AND MD=39。039。 THEN IF MMD=10 THEN MMD=00。 ELSE MMD=MMD+1。 END IF。 END IF。END PROCESS。 PROCESS(MMD) BEGIN IF MMD=00THEN GRBP=GRBX。 ELSIF MMD=01THEN GRBP=GRBY。 ELSIF MMD=10THEN GRBP=GRBX XOR GRBY。 ELSE GRBP=000。 END IF。 END PROCESS。PROCESS(CLK)BEGIN IF CLK39。EVENT AND CLK =39。139。 THEN IF FS = 13 THEN FS =0000。 ELSE FS =(FS+1)。 END IF。 END IF。END PROCESS。FCLK=FS(3)。CCLK=CC(4)。PROCESS(FCLK)BEGINIF FCLK39。EVENT AND FCLK =39。139。 THEN IF CC=29 THEN CC=00000。 ELSE CC=CC+1。E
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