【文章內(nèi)容簡介】 件工具平臺上, 采用自上而下的設(shè)計方法,以硬件描述語言VHDL為系統(tǒng)邏輯描述的主要手段完成系統(tǒng)設(shè)計。 FPGAFPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。本設(shè)計所用的FPGA為Altera公司Cyclone II系列的EP2C35F672，包含 33216個邏輯單元 (LEs) ，483840bits 的片上 RAM，還有 475 個用戶可用 I/O口，封裝為 672Pin FBGA。EP2C35F672 的特性如表 。FPGA的資源十分豐富，可以拓展進(jìn)行一系列的基于FPGA的系統(tǒng)設(shè)計。 EP2C35F672器件特性Tab. EP2C35F672 device characteristics特性EP2C35F672邏輯單元（LE）33216RAM總量（bit）483840M4K RAM塊（4Kbit+奇偶校驗）105PLLs（個）4時鐘輸入管腳（個）8全局時鐘網(wǎng)格（個）16最大用戶I/O數(shù)（個）475配置二進(jìn)制文件（.rbf）大?。╞it）6858656可選串行主動配置器件EPCS16由于FPGA 內(nèi)部沒有振蕩電路，使用有源晶振是比較理想的選擇。EP2C35F672 的輸入的時鐘頻率范圍為10MHz360MHz， 。 VHDL語言本設(shè)計采用VHDL語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。與傳統(tǒng)設(shè)計方法相比，VHDL描述電路行為的算法有很多優(yōu)點： (1) 設(shè)計層次較高、用于較復(fù)雜的計算時，能盡早發(fā)現(xiàn)存在的問題，縮短設(shè)計周期。 (2) 獨立實現(xiàn)，修改方便，系統(tǒng)硬件描述能力強。 (3) 可讀性好，有利于交流，適合于文檔保存。 (4) VHDL語言標(biāo)準(zhǔn)、規(guī)范、移植性強。 (5) VHDL類型眾多而且支持用戶自定義類型，支持自頂而下的設(shè)計方法和多種電路的設(shè)計。 Quartus II Quartus II軟件，根據(jù)設(shè)計者需要，提供了一個完整的多平臺設(shè)計環(huán)境，它包含整個FPGA和CPLD設(shè)計階段的解決方案，同時該軟件提供了編程系統(tǒng)設(shè)計的一個綜合開發(fā)環(huán)境，是進(jìn)行SOPC設(shè)計的基礎(chǔ)Quartus II設(shè)計環(huán)境包括：系統(tǒng)級設(shè)計，嵌入式軟件開發(fā)，可編程邏輯器件PLD綜合，布局和布線，驗證和仿真。Quartus II軟件的工程文件由所有的設(shè)計文件、軟件源文件以及完成其所需的相關(guān)文件組成。Quartus II軟件設(shè)計文件的輸入方法有原理圖式的圖形輸入、文本內(nèi)存編輯以及由第三方EDA工具產(chǎn)生的EDIF網(wǎng)表輸入、VQM格式輸入等文本輸入方式，支持AHDL、VHDL、Verilog HDL等語言。Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。3 系統(tǒng)硬件電路設(shè)計系統(tǒng)配置電路EP2C35F672IN[9..0]IN[9..0]輸入控制電路時鐘電源及復(fù)位電路（動態(tài)掃描）D A轉(zhuǎn)換端口保護VGA接口電路RGBVSHSFPGA基準(zhǔn)源180。+信號輸入237。狀態(tài)顯示電路根據(jù)一體化的設(shè)計思想，在設(shè)計硬件電路時，將系統(tǒng)的硬件電路進(jìn)一步細(xì)分為五部分，分別為：信號輸入電路、VGA接口電路、FPGA核心及配置電路、輸入控制電路和狀態(tài)顯示電路。由這五部分電路，完成信號的采集、處理和顯示，本章著重講FPGA最小系統(tǒng)和VGA接口電路。 系統(tǒng)硬件結(jié)構(gòu)Fig. System hardware architecture FPGA最小系統(tǒng)FPGA最小系統(tǒng)是能夠獨立工作的最基本電路。本設(shè)計采用的FPGA為Cyclone II系列的EP2C35F672，作為主處理單元。其最小系統(tǒng)包括配置電路、時鐘及復(fù)位電路和電源部分。 配置電路 FPGA的運行，分為調(diào)試模式和自運行模式。調(diào)試模式，通過JTAG口，將配置代碼直接下載到FPGA中；自運行模式，則需要將代碼寫入代碼配置芯片，在系統(tǒng)上電的時候，將存儲在配置芯片中的代碼寫入FPGA中，由FPGA運行代碼。本設(shè)計中，設(shè)置了上述兩種配置方式。自運行模式采用的串行配置芯片為EPCS16。系統(tǒng)若配置成功，則發(fā)光二極管變亮。 配置電路原理圖Fig. Configuring the circuit diagram 時鐘及復(fù)位電路復(fù)位有兩種形式。，用于手動復(fù)位，作為調(diào)試程序時使用。另外一種是配置復(fù)位。EP2C35F672的輸入時鐘范圍為10M到360MHz，系統(tǒng)外部輸入頻率太低，則影響系統(tǒng)性能的發(fā)揮；頻率太高，穩(wěn)定性又變差。因此在設(shè)計中，選擇外部輸入時鐘頻率為50MHz，采用有源晶振。為增加頻率的穩(wěn)定性，晶振供電電源增加了LC濾波電路。設(shè)計中若需要更高頻率，則經(jīng)過內(nèi)部的PLL輸出。其中，復(fù)位電路與FPGA的接口為CFG_nCONFUG和nRST_IN，晶振的接口為FPGA的信號輸入引腳B13，N25，P2。 系統(tǒng)復(fù)位及時鐘電路 System Reset and clock circuit 系統(tǒng)電源FPGA工作于高速狀態(tài)，對電源的要求比較高。其中，控制系統(tǒng)部分的輸入電壓為5V，F(xiàn)PGA正常工作時，，因此，需要將輸入的5V電壓進(jìn)行直流轉(zhuǎn)換。為了提高系統(tǒng)的穩(wěn)定性，還需要對轉(zhuǎn)換的電壓進(jìn)行濾波。本設(shè)計中，為了節(jié)約成本，采用了電壓串聯(lián)供電的方式。 電源， LDO 。 ，F(xiàn)PGA ， 穩(wěn)壓而得。 系統(tǒng)電源電路 System power supply circuit VGA接口電路 VGA接口概述常見的VGA接口的彩色顯示器，一般由CRT（陰極射線管）構(gòu)成，色彩由R、G、B（紅：Red，綠：Green，藍(lán)：Blue）三基色組成。顯示采用逐行掃描的方式進(jìn)行，陰極射線槍發(fā)出電子束打在涂有熒光粉的熒光屏上，產(chǎn)生RGB 三基色，合成一個彩色像素。對于普通的VGA 接口，共有5個信號：R、G、B 三基色信號；HS：行同步信號；VS：場同步信號。VGA 顯示器的驅(qū)動時序，要嚴(yán)格遵循“VGA 工業(yè)標(biāo)準(zhǔn)”，即64048060Hz模式，否則可能會損壞VGA 顯示器。 VGA工業(yè)標(biāo)準(zhǔn)頻率Tab. VGA industry standard frequency時鐘頻率(Clock Frequency)(像素輸出頻率)行頻(Line Frequency)31496Hz場頻(Field Ferquency)(每秒圖像刷新頻率)VGA 顯示接口總共有15條線。 VGA接口引腳圖 VGA connector pin diagram引腳分為三組：一是RGB三色模擬信號輸入線，輸入信號為0～；二是RGB三色地線，使用過程中，需要做接地處理；三是時序信號線，分別是行同步線( Horizon Synchronizing，HS)，場同步線(Vertical Synchronizing，VS) ，這兩條線控制了VGA的顯示時序；其他為輔助信號線， VGA接口引腳分配表 VGA connector pin allocation table引腳名稱注釋引腳名稱注釋1RED紅基色（75Ω，）9KEY保留2GREEN綠基色（75Ω，）10SGND同步信號地3BLUE藍(lán)基色（75Ω，）11ID0顯示器標(biāo)識位04ID2顯示器標(biāo)識位212ID1顯示器標(biāo)識位15GND地13HSYNC行同步6RGND紅色地14VSYNC場同步7GGND綠色地15ID3顯示器標(biāo)識位38BGND藍(lán)色地 VGA接口電路設(shè)計（1）VGA接口電路的結(jié)構(gòu)VGA接口電路作用是將二進(jìn)制RGB數(shù)據(jù)幀，轉(zhuǎn)換為對應(yīng)的模擬電壓信號，一般VGA接口電路設(shè)計時，多采用專用的VGA接口DA轉(zhuǎn)換芯片，如SDA7123。本文設(shè)計了一種采用電阻分壓的方式進(jìn)行色彩信號的DA轉(zhuǎn)換。，整體分為信號緩沖、電阻分壓、端口保護等部分。 VGA接口電路圖 VGA interface circuit diagram信號緩沖采用74ALS573，；RGB信號，運用了三個電阻，阻值分別為512Ω、1KΩ、2KΩ和一個接地的75Ω電阻進(jìn)行分壓，將RGB顏色編碼信號轉(zhuǎn)換為0～。以R為例，這三個電阻分別對應(yīng)R2,R1,R0進(jìn)行加權(quán)。B信號對應(yīng)兩個電阻，B1對應(yīng)512Ω，B0對應(yīng)1KΩ的電阻。端口保護電路，在每一個輸出信號線上，采用兩個二極管IN4148,，固定該點的電壓在0～。（2）信號與輸出電壓的關(guān)系在電路中，權(quán)值電阻為512Ω、1KΩ、2KΩ，分壓電阻為一個接地的75Ω電阻，通過如圖25所示的結(jié)構(gòu)進(jìn)行分壓后，8位二進(jìn)制RGB顏色編碼，對應(yīng)的輸出模擬電壓值。 RGB信號編碼與輸出電壓關(guān)系 RGB signal encoding and output voltage relationship信號編碼電壓值信號編碼電壓值R、G0000VB000V00198mV01203mV010197mV10396mV011295mV11598mV100384mV101482mV110580mV111679mV 其他外圍電路