【文章內(nèi)容簡介】 G接口電路、AS接口電路、信號輸入、USB芯片接口電路組成[7]，邏輯分析儀的原理圖見附錄一所示，電路主要芯片是FPGA芯片EPIC3T144CS和USB芯片CY7C68013(此內(nèi)容在后面章節(jié)中會詳細闡述)，外圍均是圍繞EPIC3T144CS設(shè)計的外圍電路和CY7C68013接口電路。 邏輯分析儀的硬件電路總圖（見附錄1）。圖33 邏輯分析儀硬件設(shè)計總框圖FPGA的芯片EP1C3T144C8提供的I/，，電源轉(zhuǎn)換電路如圖34所示。圖34 電源電路設(shè)計圖 時鐘電路設(shè)計本論文設(shè)計的邏輯分析儀牽涉到兩個時鐘電路的設(shè)計。FPGA的系統(tǒng)時鐘源采用外部有源晶振提供，利用FPGA內(nèi)部PLL進行倍頻（PLL模塊具體工作在后面會提到），可以獲得我們想要的時鐘頻率。USB芯片(CY7C68013)時鐘采用的是外接24MHz，時鐘電路如圖35所示圖35 時鐘電路設(shè)計圖 復(fù)位電路設(shè)計硬件設(shè)計時有兩個復(fù)位按鍵，一個叫做硬件復(fù)位，按下此鍵，所有FPGA的代碼重新從EPCSI里面讀到FPGA，程序重新開始運行，該引腳接到FPGA的nCONFIG引腳，該引腳為低電平時，代碼重新開始配置。另外一個復(fù)位按鍵叫做軟件復(fù)位，連接到FPGA的另外一個全局時鐘腳上，用來表示在設(shè)計的過程中的SRESET引腳。復(fù)位電路如圖36所示。圖36 復(fù)位電路設(shè)計圖 JTAG接口電路設(shè)計。邊界掃描測試允許用戶在器件正常工作時捕獲所需的測試數(shù)據(jù)，而且不需要使用物理設(shè)備[10]。相比較于主動串行和被動串行方式而言，JTAG配置方式擁有更高的優(yōu)先級，它使用一個4線接口：TDI、TDO、TMS、TCK，在使用JTAG下載時，測試數(shù)據(jù)通過TDI輸入到FPGA，當(dāng)測試數(shù)據(jù)傳送完畢后，F(xiàn)PGA釋放CONF_DONE信號，其外部電路將其拉為高電平，F(xiàn)PGA進入初始化[8]。在初始化階段，TCK的時鐘信號被作為系統(tǒng)時鐘，各個引腳的說明如表35所示.表35 JTAG接口引腳說明引腳名稱 功能TDI數(shù)據(jù)輸入指令和測試數(shù)據(jù)的串行輸入引腳，數(shù)據(jù)在TCLK的上升沿時刻輸入TDO數(shù)據(jù)輸出指令和測試數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCLK的下降沿時刻輸出；若沒有數(shù)據(jù)輸出，則此引腳處于高阻抗TMS模式選擇輸入選擇JTAG指令模式的串行輸入引腳，在正常工作狀態(tài)下TMS應(yīng)是高電平TCK時鐘輸入時鐘引腳JTAG接口電路圖如圖37所示，F(xiàn)PGA是SRAM型的可編程邏輯器件，不像ROM（斷電后信息不丟失）型可編程器件CPLD那樣，通過JTAG就可以直接把代碼固化到芯片里。當(dāng)FPGA通過JTAG下載代碼到芯片中運行時，代碼存放在RAM（斷電丟失內(nèi)容）中，斷電后代碼就消失了。圖37 JTAG電路設(shè)計圖 AS接口設(shè)計AS接口主要是用來對EPCS芯片進行編程的，同時也具有調(diào)試功能。具體過程是先對EPCS進行編程，再通過EPCS配置FPGA，運行程序。需要指出的是EPCS編程的次數(shù)是有限的，雖比EPC系列要多，但是頻繁的擦除和寫入對芯片還是有一定影響的，這是AS接口設(shè)計的缺陷所在。AS接口電路如圖38所示。圖38 AS接口電路設(shè)計圖EPCS系列器件屬于Altera的串行配置器件系列，是一種基于flash存儲器訪問接口的專用串行配置器件，其具有串行接口而且具有四個引腳，它的優(yōu)點是能夠存儲StratixⅡ系列、Cyclone系列的FPGA的配置信息，實現(xiàn)了大容量存儲閃存訪問，并在系統(tǒng)上電或者需要重新配置FPGA時，向FPGA發(fā)送配置信息。本設(shè)計的FPGA配置芯片選用的是EPCS系列中的EPCS1芯片， 1M字節(jié)，能夠反復(fù)擦寫十萬多次，輕松實現(xiàn)了掉電保護。EPCS1的管腳介紹如表36所示。 表36 EPCSI管腳介紹管腳名稱管腳號管腳類型描述DATA2輸出主動串行數(shù)據(jù)輸出ASDI5輸入主動串行數(shù)據(jù)輸入nCS1輸入串行配置器件選擇DCLK6輸入時鐘信號VCC3,7,8電源目標(biāo)電源供應(yīng)GND4接地信號地4 USB驅(qū)動設(shè)計 USB技術(shù)概述 USB分類根據(jù)USB設(shè)備的功能不同，將其分為兩大類：功能設(shè)備和集線器。功能設(shè)備（如USB鍵盤）是為主機提供附加功能的，集線器是為USB系統(tǒng)提供附加連接點的。根據(jù)目前USB產(chǎn)品規(guī)范，將其分為：低速、全速和高速三種類型，全速傳輸速率最高為12Mbps，高速傳輸速率為480Mbps[11]。 USB接口的電氣特性USB線纜包括4根導(dǎo)線：VBUS（Vcc）、GND、D+、D－。其中，Vcc是+5V電源線，GND為接地線，D+和D—是差分數(shù)據(jù)傳輸?shù)男盘柧€。需要說明的是USB的特點之一的熱插拔，PC主機會不間斷的檢測USB設(shè)備的插入和拔出。當(dāng)主機檢測到信號電平上升到一定電平時，即判斷出有設(shè)備已連接；當(dāng)主機檢測到信號電平下降到一定電平后，即判斷出油設(shè)備移除。D+和D－是用“1”和“0”來表示總線的差分狀態(tài)，采用差分方式能夠減少傳輸干擾，提高總線傳輸速度。 USB芯片選擇對于一般設(shè)計而言，選擇USB功能設(shè)備芯片時，一般考慮以下幾個方面：1）傳輸速率。、12Mb/s的全速傳輸和480Mb/s的高速傳輸。2）傳輸類型。分別為批量傳輸、同步傳輸、中斷傳輸和控制傳輸。3）功耗。功耗是在設(shè)計中非常重要，如果USB設(shè)備功耗小，可以采用總線供電方式，而省去不方便的外置電源。4）硬件資源。硬件資源包括片內(nèi)存儲器的容量、I/O口類型和數(shù)量等，不同的芯片提供不同的硬件資源，有的甚至提供如看門狗、定時器等特殊模塊。5）價格。應(yīng)選擇性價比最高的芯片。6）其他方面。包括USB芯片的性能、貨源、封裝形式、生命周期等等方面。基于以上考慮方面加上設(shè)計本身的要求，作者選擇了Cypress公司的EZUSB FX2系列芯片CY7C68013A，EZUSB FX2系列芯片集成了 收發(fā)器、SIE（串行接口引擎）、增強的 8051 微控制器和可編程的外圍接口。它支持全速傳輸和高速傳輸，[12]。 芯片結(jié)構(gòu) EZUSB 、串行接口引擎(SIE)、增強型85016KB的RAM、4KB的FIFO存儲器、I/O口、數(shù)據(jù)總線、地址總線和通用可編程接口(GPIF)組成，CY7C68013內(nèi)部結(jié)構(gòu)圖如41所示。圖41 CY7C68013內(nèi)部結(jié)構(gòu)圖（一）CY7C68013芯片特性 收發(fā)器和智能串口引擎（SIE）：完成數(shù)據(jù)的編解碼及數(shù)據(jù)接收和傳送，串口引擎能夠直接對端點和寄存器進行讀取，方便主機對設(shè)備的控制； 8051 處理器并引出了處理器的地址線和數(shù)據(jù)線，方便資源擴展和應(yīng)用接口，可以十分方便地向下發(fā)送狀態(tài)字、采樣頻率、采樣深度等信息；“軟配置”RAM，大小為16KB，取代了傳統(tǒng)的51處理器的RAM和ROM，程序可通過3種方式下載：USB口下載、外部E2PROM裝載、外界存儲設(shè)備(只有128引腳封裝支持)；。（1）可設(shè)置為主從模式，主模式下可對外部FIFO、存儲器、ATA接口(硬盤接口標(biāo)準(zhǔn))設(shè)備進行高速讀寫操作，從模式下外部主控器可把GPIF端口當(dāng)作FIFO進行高速讀寫操作；（2）支持通過并行8位或16位總線與外部設(shè)備進行數(shù)據(jù)傳輸；（3）支持通過GPIF編程，靈活產(chǎn)生各種波形。，特點有:相對于傳統(tǒng) 51 處理器 12 個時鐘周期為一機器周期，增強型的只需要 4 個時鐘周期，同時時鐘可以提高到 48M，比傳統(tǒng) 51 處理器速度提高了 6 倍；，低功耗。，對硬件傳輸數(shù)據(jù)非常有利，保證傳輸可靠的同時也大大簡化了硬件時序的編寫。具體的如下面三個方面：1）自動實現(xiàn)從16位FIFO轉(zhuǎn)換；2）支持主從工作模式；3）FIFO支持內(nèi)外時鐘和同步數(shù)據(jù)觸發(fā)；4)輕松實現(xiàn)與ASIC，DSP連接。:56引腳（2個）、100引腳和128引腳[13]。（二）CY7C68013傳輸結(jié)構(gòu)CY7C68013芯片的串行接口SIE負責(zé)完成獨立串行數(shù)據(jù)的編解碼、差錯控制、位填充等與USB協(xié)議有關(guān)的功能。FX2中還包含一個通用可編程接口(GPIF)，它支持所有通用的總線標(biāo)準(zhǔn)，如ATAPI、IEEE1284和UTOPLA等，并可與外部ASIC、DSP等直接連接。EZUSB系列芯片需要（增強型8051）處理器參加到FIFO端點和外圍電路之間的數(shù)據(jù)傳輸，如圖42所示。但該處理器的工作頻率較低，限制了數(shù)據(jù)傳輸?shù)膫鬏斔俾?。雖然這種限制在12Mb/s全速模式下效果并不明顯，但當(dāng)在480Mb/s高速模式下，微處理器的帶寬問題將制約為整個系統(tǒng)的運行與擴展。所以進行了以下改進：USB接口和外圍電路直接共享FIFO存儲器，如圖43所示。此時微處理器（增強型8051）可以不參加數(shù)據(jù)傳輸，卻能通過FIFO或RAM的方式訪問所傳輸?shù)臄?shù)據(jù)[14]。需要指出的是FIFOS端點和USB之間的傳輸是以數(shù)據(jù)包的形式實現(xiàn)的，而不是一次只傳輸1字節(jié)，這種處理方式較好地解決了USB高速模式下的寬帶問題。圖42 EZUSB數(shù)據(jù)傳輸模式圖43 EZUSB FX2數(shù)據(jù)傳輸模式 CY7C68013管腳EZUSB FX2應(yīng)用非常廣泛，為了滿足不同用戶的要求，Cypress公司為FX2提供了4種封裝形式，如表41所示。表41 EZUSB FX2系列芯片的封裝形式型號RAM容量I/O數(shù)量同步傳輸數(shù)據(jù)/地址總線封裝類型CY7C6801356PVC8KB24支持沒有56腳SSOPCY7C6801356LFC8KB24支持沒有56腳QFNCY7C68013100AC8KB40支持沒有100腳TQFPCY7C68013128AC8KB40支持有128腳TQFP本作者在此次設(shè)計中CY7C68013芯片采用的是56引腳的封裝，如圖44所示。圖44 CY7C68013芯片管腳圖各個引腳的名稱以及功能如表42所示.表42 CY7C6801356引腳功能管腳引腳名稱類型功能描述10AVCC電源為芯片的模擬組件提供電源13AGND電源模擬接地15,16DPLUS,DMINUSI/O/ZUSB D+和D49RESETI復(fù)位信號線，低電平有效11,12XTALIN,XTALOUTI,O晶振輸入、輸出管腳5CLKOUTO/Z時鐘信號輸出端，默認為12MHZ40~47PA0PA7I/O/ZI/O口PA，具有第二復(fù)用功能25~32PB0PB7(FD0FD7)I/O/ZI/O口PB（雙向FIFO/GPIF的低8位數(shù)據(jù)總線）52~56,1~3PD0PD7(FD8FD15)I/O/ZI/O口PD（雙向FIFO/GPIF的高8位數(shù)據(jù)總線）8RDY0/SLRDIGPIF輸入信號端/從屬FIFO的讀選送端9RDY1/SLWRIGPIF輸入信號端/從屬FIFO的寫選送端36~38CTL0CTL2/FLAGAFLAGCOGPIF控制輸出端/從屬FIFO的輸出狀態(tài)標(biāo)志信號20IFCLKI/O/Z從屬FIFO的同步時鐘信號21ReservedI保留，接地51WAKEUPIUSB喚醒信號輸入端22,23SCL,SDAODI2C總線的時鐘信號線和數(shù)據(jù)信號線6,14,18,24,34,39,50VCC電源電源線，4,7,17,19,33,35,48GND電源接地線CY7C68013有兩種模式：從屬FIFO模式和GPIF模式[12]。在從屬FIFO模式中，外圍電路對CY7C68013的端點8四個端點的數(shù)據(jù)緩沖區(qū)進行讀寫。此時相對于FPGA來講，