【正文】 最后，向所有曾給予我關(guān)心和幫助的師長、朋友及家人表示感謝! [參考文獻(xiàn)][1] 任愛鋒，[J].西安：.[2] [M].北京：.[3] 王輝，殷穎，+plus和QuartusⅡ應(yīng)用與開發(fā)技巧[M].北京：.[4] [M].北京：.[5] 王冠，[M].北京：機(jī)械工業(yè)出版社，2007.[6] 唐海洋，翟巍，[J]..[7] 杜曉斌，[J].(11).[8] [M].北京：.[9] 李洪偉，Ⅱ FPGA/CPLD設(shè)計(jì)[M].北京：.[10] 吳瑩，秦樹人，[J].自動(dòng)化儀表，2006，（03）：1417.[11] [J].,13（5）.[12] 王建國，[J].,24（10）.[13] 閆曉艷，[J].,16（1）.[14] [D]..[15] [J]..[16] 袁源，[M].成都:電子科技大學(xué)出版社，2000:2741.[17] Ciletti, Michael D. Advanced digital design with the Verilog HDL=Verilog HDL : of Electronics .[18] [D].成都：西南交通大學(xué)，2010:429. [19] Mucilage Elorza F. Allen C R. Leggett Design automation toolkit for virtual instrumentation[D].IEEE Instrumentation and Measurement Technology Conference[C].St Paul,Minnesota,1998.[20] Bushnell ML, Agrawal V D. Essentials of Electronic Testing for Digital, Memory and MixedSignal VLSI Circuits[J].Boston: Kluwer Academic Publishers,2000, (1):4559.[21] PCI Local BUS Specification Production[S].Version Revision :59.。在此，本人由衷的表示的感謝！感謝徐州師范大學(xué)電氣工程及自動(dòng)化學(xué)院的老師們?cè)谶@四年里不僅在專業(yè)的學(xué)習(xí)上給予我的幫助，更感謝他們?cè)谖业臑槿颂幨律辖o予的教誨。7 附錄附錄一 邏輯分析儀硬件總圖（附大紙）附錄二 FPGA主芯片EP1C3T144C8芯片管腳圖附錄三 FPGA與USB接口電路致謝本文從選題到完成的整個(gè)過程，得到崔霞老師的悉心指導(dǎo)。，在速度上比較并口和串口都有提高，但是由于本人水平有限，以后可以在這方面的設(shè)計(jì)上進(jìn)行進(jìn)一步地完善與改進(jìn)。還可以加大數(shù)據(jù)存儲(chǔ)深度，增加更多的觸發(fā)控制功能。CY7C68013以其靈活的接口和可編程特性簡化了外部硬件的設(shè)計(jì)，提高了系統(tǒng)的特性。一、本文設(shè)計(jì)的邏輯分析儀具有以下特點(diǎn)：1. 采用FPGA進(jìn)行邏輯分析儀硬件部分的開發(fā)，由于數(shù)據(jù)存儲(chǔ)模塊、觸發(fā)控制模塊、采樣時(shí)鐘模塊等都采用FPGA來實(shí)現(xiàn)，因此使硬件電路大為簡化，提高了邏輯分析儀的可靠性，降低了成本，在功能和性能方面得到了提高，具有很好的穩(wěn)定性。本論文的主要工作是對(duì)基于USB接口的虛擬邏輯分析儀的研制。圖510 FPGA和USB通信模塊利用Quartus Ⅱ軟件進(jìn)行仿真，F(xiàn)PGA與USB通信模塊的仿真結(jié)果如圖511所示。 end always (posedge Rd_Clk) begin Empty = Asyn_Empty。 assign Asyn_Full = (Wr_NextAddr_Gray=={~Sync_Rd_Addr2_Gray[Asize:Asize1], Sync_Rd_Addr2_Gray[Asize2:0]})。//寫信號(hào)同步到讀時(shí)鐘 Sync_Wr_Addr1_Gray = Sync_Wr_Addr0_Gray。//讀信號(hào)同步到寫時(shí)鐘 Sync_Rd_Addr1_Gray = Sync_Rd_Addr0_Gray。 Sync_Rd_Addr0_Gray = Rd_NextAddr_Gray。 Sync_Wr_Addr0_Gray = Wr_NextAddr_Gray。 assign Rd_NextAddr_Gray = (Rd_NextAddr_Bin 1) ^ Rd_NextAddr_Bin。~Empty)?Rd_Addr_Bin[Asize:0]+1:Rd_Addr_Bin[Asize:0]。~Full) ?Wr_Addr_Bin[Asize:0]+1:Wr_Addr_Bin[Asize:0]。 else Buff[FIFO_Entry_Addr] = Buff[FIFO_Entry_Addr]。 always (posedge Wr_Clk) begin if (~nWr amp。 assign FIFO_Entry_Addr = Wr_Addr_Bin[Asize1:0]。 Sync_Rd_Addr2_Gray = 0。 Sync_Rd_Addr0_Gray = 0。 Sync_Wr_Addr1_Gray = 0。 Rd_Addr_Bin = 0。 Empty = 1。 parameter Dsize = 256, Asize = 8, Bsize = 8。 wire [Asize:0] Wr_NextAddr_Gray, Rd_NextAddr_Gray。 wire [Asize1:0] FIFO_Entry_Addr, FIFO_Exit_Addr。 reg [Asize:0] Sync_Wr_Addr0_Gray, Sync_Wr_Addr1_Gray, Sync_Wr_Addr2_Gray。 reg [Bsize1:0] Buff [Dsize1:0]。 output Full, Empty。 input [Bsize1:0] Din。圖59 觸發(fā)CTRL模塊的仿真結(jié)果 FPGA和USB通信模塊FPGA和USB通信的Verilog語言編程如下:module FIFO(Wr_Clk,//write FIFO clock nWr, //write FIFO signal Din, //write FIFO data Rd_Clk,//read FIFO clock nRd, //read FIFO signal Dout, //read FIFO data Full, // 1 = FIFO full Empty)。由下圖可知，隨機(jī)輸入一系列5位數(shù)據(jù)data，觸發(fā)字tword為00011，屏蔽字pbword為00101（屏蔽了第一和第三位），即在數(shù)據(jù)流中一旦出現(xiàn)00x1x就會(huì)觸發(fā)。endelse trig=tmp。pbword_tmp=pbword。((data~∧tword_tmp)|pbword_tmp)。reg[7:0] pbword_tmp。wire tmp。reg trig。input[7:0] data,tword,pbword。module CTRL(sam_clk,en,data,tword,pbword,trig,tmp)。圖57 FIFO_ctrl模塊的仿真結(jié)果 觸發(fā)模塊采用字觸發(fā)方式，在數(shù)據(jù)流中搜尋預(yù)設(shè)的觸發(fā)字，一旦找到就產(chǎn)生觸發(fā)。wrreq和rdreq均可以通過軟件設(shè)置低電平或者高電平有效，在該模塊中設(shè)置的是高電平有效。采樣時(shí)鐘由sam_clk來控制，F(xiàn)IFO的存儲(chǔ)深度是4096words，該模塊中 wrreq為寫數(shù)據(jù)使能信號(hào)，只有當(dāng)觸發(fā)控制條件到來時(shí)wrreq端口置為有效，F(xiàn)IFO開始存儲(chǔ)數(shù)據(jù)。圖54 CLK分頻模塊圖利用Quartus Ⅱ軟件進(jìn)行仿真（4分頻為例），CLK分頻模塊的仿真結(jié)果如圖55所示。 clk_out= sam_clk。 sam_clk=~sam_clk。 sam_clk=0。 reg [3:0] baud_count。 output sam_clk。 input reset。源程序如下：module CLK(clk_sys, reset, sam_clk，div_num)。clk_sys為輸入時(shí)鐘，reset為復(fù)位信號(hào)，sam_clk為輸出分頻時(shí)鐘，div_num為分頻數(shù)目。 圖53 PLL倍頻模塊的仿真結(jié)果 分頻模塊采樣時(shí)鐘模塊用于選擇采樣頻率，本設(shè)計(jì)提供多種采樣頻率，由PLL倍頻后的時(shí)鐘送到FPGA的可編程分頻器，經(jīng)過可編程分頻電路之后產(chǎn)生分頻時(shí)鐘，輸出到時(shí)鐘選擇器。其中，inclk0端口是5OMHz輸入端口，C0是模塊倍頻輸出端口。通過仿真可檢查設(shè)計(jì)的系統(tǒng)是否能實(shí)現(xiàn)預(yù)期的功能，也能檢查出設(shè)計(jì)中存在的問題以便進(jìn)行設(shè)計(jì)改進(jìn)。 邏輯分析儀各個(gè)功能塊的設(shè)計(jì)與仿真本設(shè)計(jì)的邏輯分析儀的功能模塊分為5個(gè)：PLL模塊、CLK模塊、FIFO_ctrl模塊、CTRL模塊、FPGA_USB模塊。邏輯分析儀的觸發(fā)方式有電平觸發(fā)、邊沿觸發(fā)、條件觸發(fā)、立即觸發(fā)等，本設(shè)計(jì)采用的是條件觸發(fā)和立即觸發(fā)兩種觸發(fā)方式。FIFO存儲(chǔ)模塊在觸發(fā)信號(hào)到來時(shí)對(duì)采集進(jìn)來的數(shù)據(jù)進(jìn)行存儲(chǔ)，F(xiàn)IFO存儲(chǔ)器具有先進(jìn)先出的優(yōu)點(diǎn)。圖51 邏輯分析儀的功能模塊圖外部時(shí)鐘(clk)50MHz輸入，時(shí)鐘選擇模塊利用PLL進(jìn)行4倍倍頻，采樣頻率最高達(dá)到200MHz，將此時(shí)鐘作為基準(zhǔn)時(shí)鐘，在此基礎(chǔ)上進(jìn)行分頻，針對(duì)不同頻率的信號(hào)選擇不同的采樣頻率，獲得理想的采樣時(shí)鐘。時(shí)鐘信號(hào)可以由外部輸入，也可由LA的內(nèi)時(shí)鐘發(fā)生器產(chǎn)生。為了捕獲多路的數(shù)據(jù)，邏輯分析儀都具有多路數(shù)據(jù)采集的探頭，每路數(shù)字輸入信號(hào)采集后存到輸入寄存器。各個(gè)通道中的的數(shù)據(jù)流是很長的，為了捕獲和顯示想要的內(nèi)容，首先要有觸發(fā)識(shí)別電路去尋找觸發(fā)字或觸發(fā)事件。QuartusⅡ軟件有著比 MAX+Plusll更強(qiáng)大的功能，它有兩種界面，其中一種界面類似于MAX+Plusll的界面形式，可以使熟悉MAX+Plusll的用戶很容易地過渡到Quartusll的設(shè)計(jì)環(huán)境。同第3代設(shè)計(jì)工具 MAX+Plusll相比，QuartusⅡ設(shè)計(jì)軟件增加了網(wǎng)絡(luò)編輯功能，提升了調(diào)試能力，解決了潛在的設(shè)計(jì)延遲，為其他EDA工具提供了方便的接口(可以在QuartusⅡ集成環(huán)境中自動(dòng)運(yùn)行其他EDA工具)[17]。 QuartusⅡ軟件介紹QuartusⅡ是Altera公司推出的新一代FPGA/CPLD開發(fā)軟件，適合于大規(guī)模復(fù)雜的邏輯電路設(shè)計(jì)。4. 布局布線布局是將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置，并使他們易于連線；布線是利用器件的布線資源完成各功能塊之間和反饋信號(hào)之間的連接。綜合器實(shí)現(xiàn)了從原理圖、HDL等設(shè)計(jì)輸入到FPGA或ASIC網(wǎng)表文件的生成，而且自動(dòng)優(yōu)化了所生成的網(wǎng)表。時(shí)序仿真是將布局布線的延時(shí)文件包含到設(shè)計(jì)中，與前面的仿真相比，這種仿真包含的延時(shí)信息最為全面、準(zhǔn)確，能較好地反映芯片的實(shí)際工作情況。用仿真工具對(duì)所設(shè)計(jì)的電路進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)要求。仿真工具采用了Altera公司的QuartusⅡ[17]。不考慮信號(hào)時(shí)延等因素的仿真稱之為功能仿真，它在布局布線之前進(jìn)行，因此又稱為