【正文】 圖表整潔，布局合理，文字注釋必須使用工程字書(shū)寫(xiě)，不準(zhǔn)用徒手畫(huà) 3）畢業(yè)論文須用 A4 單面打印，論文 50 頁(yè)以上的雙面打印 4）圖表應(yīng)繪制于無(wú)格子的頁(yè)面上 5）軟件工程類(lèi)課題應(yīng)有程序清單，并提供電子文檔 1）設(shè)計(jì)（論文） 2）附件：按照任務(wù)書(shū)、開(kāi)題報(bào)告、外文譯文、譯文原文（復(fù)印件）次序裝訂 3）其它 。 ：任務(wù)書(shū)、開(kāi)題報(bào)告、外文譯文、譯文原文（復(fù)印件）。 涉密論文按學(xué)校規(guī)定處理。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書(shū) 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門(mén)或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。 作者簽名： 日 期： 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 34 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。對(duì)本研究提供過(guò)幫助和做出過(guò)貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說(shuō)明并表示了謝意。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 33 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。 END PROCESS。 END IF。 END IF。 B=39。 TEM:=TEM+000001。 ELSE RAM1(CONV_INTEGER(ADDR))=DATA_I。039。039。139。 END IF。) THEN C=39。) THEN IF(B=39。EVENT AND CLK=39。 BEGIN 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 32 PROCESS(CLK) VARIABLE TEM:STD_LOGIC_VECTOR(5 DOWNTO 0):=000000。039。039。 SIGNAL RAM1 : RAM5。 END RAM5。 DATA_I: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 CS : IN STD_LOGIC。 PORT( CLK: IN STD_LOGIC。 ENTITY RAM5 IS GENERIC(WIDTH: INTEGER :=32。 USE 。 存儲(chǔ)器 RAM 源程序： LIBRARY IEEE。 END PROCESS。 END IF。 END IF。 MIDL=NOT MIDL。139。 IF(CLK39。139。139。 ARCHITECTURE A OF FREQ IS SIGNAL COUNT_SIGNAL: INTEGER RANGE 0 TO 320。 OUTPUT : OUT STD_LOGIC)。 USE 。 END A。 END IF。) THEN Q=DATA。EVENT AND CLK=39。 THEN Q=DATA。 ARCHITECTURE A OF REGN IS 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 30 BEGIN PROCESS(CLK) BEGIN IF EN=39。 Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 ENTITY REGN IS PORT( CLK,EN :IN STD_LOGIC。 存儲(chǔ)器 REGN 源程序： LIBRARY IEEE。 END PROCESS。 END IF。) THEN IF (INPUTM(7 DOWNTO 0)=INPUTN(7 DOWNTO 0)) THEN PEQ=39。EVENT AND CLK=39。 ARCHITECTURE VER1 OF HCT688 IS SIGNAL PGB:STD_LOGIC。)。 PEQ : OUT STD_LOGIC:=39。 ENTITY HCT688 IS PORT(CLK:IN STD_LOGIC。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 29 觸發(fā)電路源程序： LIBRARY IEEE。 SHIFT_1:SHIFTX PORT MAP(CLK=CLKU,CLK3=CLK2,LOAD=LOADA,D=REGOUT,Q=QU)。 BEGIN REG_1:REGISTERN PORT MAP(D=DU,CLK=CLKU,EN=ENU,SET=SETU,RESET=RESETU,Q=REGOUT)。 ARCHITECTURE A OF SHU IS SIGNAL CLK2:STD_LOGIC。 QU :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 ENTITY SHU IS PORT( CLKU,ENU,SETU,RESETU,CLK1,LOADA :IN STD_LOGIC。 USE 。 END SHUZI。 Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 28 COMPONENT SHIFTX PORT(CLK,CLK3,LOAD: IN STD_LOGIC。 OUTPUT: OUT STD_LOGIC)。 END COMPONENT。 CLK,EN,SET,RESET: IN STD_LOGIC。 USE 。 END AA。 END IF。 END LOOP。 ELSE TMP(0)=TMP(7)。039。139。 PROCESS(CLK) BEGIN IF(CLK39。 ARCHITECTURE AA OF SHIFTX IS SIGNAL TMP : STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY SHIFTX IS PORT(CLK,LOAD,CLK3: IN STD_LOGIC。 循環(huán)移位寄存器源程序： LIBRARY IEEE。 END PROCESS。 OUTPUT=MIDL。 ELSE COUNT_SIGNAL=COUNT_SIGNAL+1。) THEN IF(COUNT_SIGNAL=9) THEN COUNT_SIGNAL=0。EVENT AND CLK=39。 SIGNAL MIDL : STD_LOGIC。 END FREQ_DIV。 ENTITY FREQ_DIV IS PORT(CLK:IN STD_LOGIC。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 26 分頻器源程序： LIBRARY IEEE。 END PROCESS。 END IF。) THEN Q=D。) THEN IF(EN=39。EVENT AND CLK=39。)。) THEN Q=(OTHERS=39。 AND RESET=39。 ELSIF(SET=39。139。139。039。 END REGISTERN。 CLK,EN,SET,RESET : IN STD_LOGIC。 USE 。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 25 附 錄 帶異步置位 /復(fù)位的通用寄存器源程序： LIBRARY IEEE。 其次還要感謝大學(xué)四年來(lái)所有的老師們，為我們打下了電子專(zhuān)業(yè)知識(shí)的基礎(chǔ)，如果沒(méi)有這些知識(shí)，完成設(shè)計(jì)幾乎不可能。 這里首先我要感謝我的導(dǎo)師黃旭老師，她平日里工作繁忙，但卻在我做畢業(yè)設(shè)計(jì)的每個(gè)階段，從查閱資料到設(shè)計(jì)草案的確定和修改，中期檢查，直至后期詳細(xì)設(shè)計(jì)等整個(gè)過(guò)程中都給予了我悉心的指導(dǎo)。一是雖然在理論上設(shè)計(jì)出了系統(tǒng)的框圖以及原理圖 ，并且仿真結(jié)果也較好，但是還沒(méi)有在硬件電路上進(jìn)行調(diào)試，不知在硬件電路上會(huì)出現(xiàn)什么問(wèn)題，今后改進(jìn)將進(jìn)行硬件電路的調(diào)試工作；二是仿真結(jié)果大部分?jǐn)?shù)據(jù)信號(hào)邊緣部分出現(xiàn)了抖動(dòng)現(xiàn)象，并沒(méi)有得到消除，今后的改進(jìn)將研究不同工作頻率下的情況，力求消除抖動(dòng)現(xiàn)象；三是由于數(shù)字信號(hào)發(fā)生器模塊程序的運(yùn)行，輸出測(cè)試數(shù)據(jù)時(shí)產(chǎn)生了 的延遲，這導(dǎo)致最終結(jié)果的輸出延遲了一個(gè)時(shí)鐘周期，今后改進(jìn)將調(diào)試改進(jìn)程序力求減小甚至消除這 的延遲對(duì)結(jié)果的影響。 本次設(shè)計(jì)還可以做一些擴(kuò)展，比如可以通過(guò)更改 RAM 的存儲(chǔ)深度，計(jì)數(shù)器的地址數(shù)以及對(duì)分頻器程序做出修改從而改變存儲(chǔ)深度；也可以提高系統(tǒng)時(shí)鐘頻率，實(shí)現(xiàn)更高的采樣率。使得原先設(shè)計(jì)電路只能通過(guò)硬件慢慢嘗試，這樣不僅效率低而且錯(cuò)誤難以更正，向軟件設(shè)計(jì)轉(zhuǎn)變?；?FPGA 的設(shè)計(jì)不必改動(dòng)硬件電路，只需改變程序，就可以達(dá)到你想要的結(jié)果。 本設(shè)計(jì)使用 VHDL 語(yǔ)言編程實(shí)現(xiàn)了 8 路數(shù)字信號(hào)發(fā)生器，觸發(fā)電路，分頻器，存儲(chǔ)器。仿真圖的結(jié)果說(shuō)明本次設(shè)計(jì)完全實(shí)現(xiàn)了所要實(shí)現(xiàn)的簡(jiǎn)易邏輯分析儀的功能要求，本次設(shè)計(jì)的流程、系統(tǒng)框圖以及原理圖是正確的。在 OE 高電平持續(xù)期間， RAM寫(xiě)入數(shù)據(jù)，之后在 OE 低電平期間再讀出寫(xiě)入的數(shù)據(jù)。 整個(gè)系統(tǒng)大致的運(yùn)行流程是這樣的：當(dāng)數(shù)據(jù)流序列與預(yù)置觸發(fā)字 130（ 10000010）相同時(shí)，立刻觸發(fā)，觸發(fā)信號(hào) B 在 130（ 10000010）之后將一直保持高電平。 系統(tǒng)頂層仿真圖 在 20xxus 時(shí)間觀察域，系統(tǒng)時(shí)鐘信號(hào)為 ，有源晶振 1MHz 的基礎(chǔ)上，得到的系統(tǒng)頂層仿真結(jié)果如圖 所示。從仿真圖看出，該模塊很好地實(shí)現(xiàn)了所需要的功能，完全符合設(shè)計(jì)要求。從圖 仿真圖看到當(dāng)片選信號(hào) CS 高電平到來(lái)時(shí)， RAM開(kāi)始工作，此時(shí)讀寫(xiě)信號(hào) OE 為高電平，寫(xiě)入 32 個(gè)數(shù)據(jù)，此時(shí)沒(méi)有輸出。 圖 640 分頻器 仿真圖 RAM 數(shù)據(jù)流 CS OE 圖 RAM 實(shí)現(xiàn)框圖 CLK 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 18 W ID T H 32 S ig n e d In t e g e rD E P T H 32 S ig n e d In t e g e rP a r a m e t e r V a l u e T y p eC LKAD D R [ 4