基于vhdl的電子秒表課程設(shè)計(jì)報(bào)告(編輯修改稿)
2025-07-24 19:06 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 IF CQI 9 THEN CQI := CQI + 1。 COUT = 39。039。 ——計(jì)數(shù)，進(jìn)位端清零 ELSE CQI := (OTHERS =39。039。)。 COUT = 39。139。 ——計(jì)數(shù)端清零，進(jìn)位端置1。 END IF。 END IF。 END IF。 CQ = CQI。 END PROCESS。 END behav。模塊圖：——六進(jìn)制計(jì)數(shù)器六進(jìn)制計(jì)數(shù)器與十進(jìn)制的很相似，區(qū)別僅在于輸入六個(gè)脈沖時(shí)計(jì)數(shù)端清零，進(jìn)位端置1。這里不再贅述。 頂層文件是一個(gè)原理圖文件，見附錄源程序清單。 3系統(tǒng)仿真 時(shí)序仿真分頻器時(shí)序仿真結(jié)果：仿真時(shí)間是100ms，輸入脈沖是上面一排，下面是輸出脈沖，100ms內(nèi)有100個(gè)脈沖，即輸出是一個(gè)100Hz時(shí)鐘信號(hào)。十進(jìn)制計(jì)數(shù)器仿真結(jié)果： 仿真時(shí)間50us，時(shí)鐘周期2us。由圖可見，使能端使能功能，復(fù)位端清零功能均正常。計(jì)數(shù)端十進(jìn)制計(jì)數(shù)正常，進(jìn)位端進(jìn)位時(shí)間正常。六進(jìn)制計(jì)數(shù)器仿真結(jié)果：仿真時(shí)間50us，時(shí)鐘周期2us。由圖可見，使能端使能功能，復(fù)位端清零功能均正常。計(jì)數(shù)端六進(jìn)制計(jì)數(shù)正常，進(jìn)位端進(jìn)位時(shí)間正常。 電路功能驗(yàn)證各模塊與整體設(shè)計(jì)完畢并仿真得到預(yù)期結(jié)果后，就開始分配管腳，下載進(jìn)行硬件測(cè)試。分配管腳在Assignment Editor里。根據(jù)自己選擇的模式，選擇所需輸入輸出設(shè)備，比如按鍵，數(shù)碼管。查表獲知管腳名稱，寫好后保存，全程編譯。管腳就分配好了，在頂層原理圖上會(huì)自動(dòng)顯示管腳名稱。接下來(lái)將程序下載至芯片。Tools里的programer。檢測(cè)到硬件后，選add fiel，找到自己的文件，選中后點(diǎn)Start開始下載。下載完成后就開始硬件測(cè)試。用短路帽選好實(shí)驗(yàn)箱上的時(shí)鐘頻率，按下使能鍵，看到數(shù)碼管顯示秒表開始計(jì)時(shí)。再按使能鍵停止計(jì)時(shí)。按復(fù)位鍵清零。等到計(jì)時(shí)一個(gè)小時(shí)后，蜂鳴器響十秒。在此后的十分鐘里，每分鐘開始的十秒會(huì)響，十分鐘后不再響。硬件測(cè)試達(dá)到預(yù)期效果。 問(wèn)題分析整個(gè)設(shè)計(jì)過(guò)程中遇到很多問(wèn)題，選擇其中有價(jià)值的幾個(gè)說(shuō)一下。有一次硬件測(cè)試時(shí)發(fā)現(xiàn)秒的各位逢九就會(huì)向高位進(jìn)位。就是說(shuō)18下一個(gè)是29，接下來(lái)是20,21。經(jīng)過(guò)分析認(rèn)為是計(jì)數(shù)器邏輯存在問(wèn)題，見九就進(jìn)位，并不等待下一個(gè)上升沿到來(lái)。檢查源程序，問(wèn)題果然是這樣的。修改源程序，使得計(jì)到9，再等到下一個(gè)時(shí)鐘上升沿時(shí)才進(jìn)位。保存，編譯，再驗(yàn)證，問(wèn)題解決。還有一個(gè)問(wèn)題就是發(fā)現(xiàn)秒走得太快，不符合實(shí)際。認(rèn)為是分頻器有問(wèn)題，但是檢查源程序后發(fā)現(xiàn)邏輯是正確的。時(shí)序仿真后發(fā)現(xiàn)了問(wèn)題：每一個(gè)輸出脈沖都帶一個(gè)毛刺，相當(dāng)于輸出頻率提高了一倍。解決辦法：修改源程序邏輯以降低輸出頻率到原來(lái)的一半，或者選用相當(dāng)于原來(lái)一半的輸入頻率。最后一個(gè)問(wèn)題：將最高為的計(jì)數(shù)器進(jìn)位輸出端接揚(yáng)聲器，它不
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