【文章內(nèi)容簡(jiǎn)介】 計(jì)領(lǐng)域出現(xiàn)了第一個(gè)軟件設(shè)計(jì)工具，即 VHDL邏輯綜合器，它可以標(biāo)準(zhǔn)地將 VHDL的部分語句描述轉(zhuǎn)化為具體電路實(shí)現(xiàn)的網(wǎng)表文件。 1993年， IEEE對(duì) VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了 VHDL的內(nèi)容，公 布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的 10761993版本?，F(xiàn)在， VHDL和 Verilog作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬 件 描述語言 [3]。 VHDL語言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 VHDL允許以下三種描述方式 ： （ 1） 結(jié)構(gòu)描述 ： 描述該設(shè)計(jì)單元的硬件結(jié)構(gòu)，即該硬件是如何構(gòu)成的。主要使用配置指定語句及元件例化語句描述元件的類型及元件的互連關(guān)系。 （ 2） 行為描述 ： 描述該設(shè)計(jì)單元的功能，即該硬件能做些什么。主要使用進(jìn)程語句，以算法形式描述數(shù)據(jù)的變換和傳送。 （ 3） 數(shù)據(jù)流方式 ： 以類似于寄存器傳輸級(jí)的方式描述數(shù)據(jù)的傳輸和變換。主要使用并行的信號(hào)賦值語句，既顯式表示了設(shè)計(jì)單元的行為，也隱式表示了設(shè)計(jì)單元的結(jié)構(gòu)。 VHDL具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺(tái)無關(guān)的特性，并具有良好的電路行為描述和系統(tǒng)描述能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。因此， VHDL在支持各種模式的設(shè)計(jì)方法、自項(xiàng)向下與自底向上或混合方法方面，在面對(duì)當(dāng)今許多電子產(chǎn) 品生命周期的縮短，需要多次重新設(shè)計(jì)以融入最新技術(shù)，改變工藝等方面都表現(xiàn)了良好的適應(yīng)性。用 VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。此外，它支持大規(guī)模設(shè)計(jì)的分解和己有設(shè)計(jì)的再利用，一個(gè)大規(guī)模設(shè)計(jì)不可能一個(gè)人獨(dú)立完成，它將由多個(gè)人甚至多個(gè)項(xiàng)目組共同完成。 VHDL中設(shè)計(jì)實(shí)體 (design entity)的概念、程序包 (package)的概念、設(shè)計(jì)庫 (library)的概念為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提淮陰師范學(xué)院畢業(yè)設(shè)計(jì) 7 供了 有 力的支持 [4]。 3． 主要功能 本設(shè)計(jì)主要是利用 VHDL 語言 設(shè)計(jì)一個(gè)多功能信號(hào)發(fā)生器，根據(jù)輸入信號(hào)的選擇可以輸 出方波、 三角波、 正弦波 和 階梯波 4 種 信號(hào) ，并且可以通過示波器觀察到所選擇的波形。 功能模塊的劃分 信號(hào)發(fā)生器的結(jié)構(gòu)框圖如圖 1 所示 ： 圖 1 信號(hào)發(fā)生器的結(jié)構(gòu)框圖 其中信號(hào)產(chǎn)生模塊將產(chǎn)生所需的各種信號(hào)，信號(hào)發(fā)生器的控制模塊可以用數(shù)據(jù)選擇器實(shí)現(xiàn)，用 4 選 1 數(shù)據(jù)選擇器實(shí)現(xiàn)對(duì) 4 種信號(hào)的選擇。最后將波形數(shù)據(jù)送入 D/A轉(zhuǎn)換器，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)輸出。用示波器測(cè)試 D/A 轉(zhuǎn)換器的輸出，可以觀測(cè)到 4 種信號(hào)的輸出。 主要功能的實(shí)現(xiàn) 方波的實(shí)現(xiàn) 產(chǎn)生方波，是通過交替送出全 0 和全 1 實(shí)現(xiàn)，每 32 個(gè)時(shí)鐘翻轉(zhuǎn)一次。 其 VHDL 代碼如下： library ieee。 use 。 entity square is port(clk,clr:in std_logic。 q:out integer range 0 to 255)。 end square。 architecture one of square is 淮陰師范學(xué)院畢業(yè)設(shè)計(jì) 8 signal a:bit。 begin process(clk,clr) variable t:integer。 begin if clr=39。039。 then a=39。039。 elsif clk39。event and clk=39。139。 then if t31 then t:=t+1。 else t:=0。 a=not a。 end if。 end if。 end process。 process(clk,a) begin if clk39。event and clk=39。139。 then if a=39。139。 then q=255。 else q=0。 end if。 end if。 end process。 end one。 其仿真波形如圖 2 所示： 淮陰師范學(xué)院畢業(yè)設(shè)計(jì) 9 圖 2 方 波仿真圖 其生成元器件如圖 3 所示： 圖 3 方波元器件生成圖 三角波的實(shí)現(xiàn) 該模塊產(chǎn)生的三角波以 64 個(gè)時(shí)鐘為一個(gè)周期，輸出 q 每次加減 8。 其 VHDL 代碼如下： library ieee。 use 。 use 。 entity delta is port(clk,reset:in std_logic。 q:out std_logic_vector(7 downto 0))。 end delta。 architecture delta_arc of delta is begin process(clk,reset) variable tmp:std_logic_vector(7 downto 0)。 variable a:std_logic。 begin if reset=39。039。 then tmp:=00000000。 淮陰師范學(xué)院畢業(yè)設(shè)計(jì) 10 elsif clk39。event and clk=39。139。 then if a=39。039。 then if tmp=11111000 then tmp:=11111111。 a:=39。139。 else tmp:=tmp+8。 end if。 else if tmp=00000111 then tmp:=00000000。 a:=39。039。 else tmp:=tmp8。 end if。 end if。 end if。 q=tmp。 end process。 end delta_arc。 其仿真波形如圖 4 所示：