數(shù)字電子技術(shù)課程設(shè)計(jì)--電子秒表的設(shè)計(jì)(編輯修改稿)
2025-02-14 15:06 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 trl模塊如圖所示。它在“啟/?！毙盘?hào)ST_ST和復(fù)位信號(hào)CLR的作用下完成對(duì)計(jì)數(shù)使能信號(hào)CNTEN的控制。任何時(shí)候只要CLR=1，則CNTEN=0，所以它是異步清零；ST_ST是一個(gè)反復(fù)鍵，當(dāng)CLR無(wú)效時(shí)，每一個(gè)ST_ST脈沖都會(huì)使CNTEN反向，該信號(hào)用于控制計(jì)時(shí)器的計(jì)時(shí)，當(dāng)取值為1時(shí)允許計(jì)時(shí)器計(jì)時(shí)，當(dāng)取值為0時(shí)不允許計(jì)時(shí)器計(jì)時(shí)。圖圖4 keyin邏輯模塊連接圖 圖5 ctrl邏輯模塊圖圖6 ctrl邏輯模塊連接圖圖7 ctrl的工作時(shí)序圖時(shí)鐘產(chǎn)生電路clkgen模塊如圖所示。它完成對(duì)輸入時(shí)鐘信號(hào)分頻，并輸出四十分頻信號(hào)DIV_40和十分頻信號(hào)DIV_10，即25Hz去抖動(dòng)時(shí)鐘信號(hào)和100Hz計(jì)時(shí)器標(biāo)準(zhǔn)計(jì)時(shí)信號(hào)。圖8 clkgen邏輯電路圖圖9 clkgen的工作時(shí)序圖圖10 clkgen模塊的邏輯連接圖計(jì)時(shí)電路tblk模塊如圖所示。它在控制信號(hào)ten和clr的作用下完成對(duì)輸入的clk信號(hào)進(jìn)行計(jì)數(shù)。由于clk信號(hào)時(shí)標(biāo)準(zhǔn)100Hz信號(hào)，因此一百進(jìn)制計(jì)數(shù)器的進(jìn)位輸出就是1秒，對(duì)秒進(jìn)行六十進(jìn)制計(jì)數(shù)就得到1分，對(duì)分又進(jìn)行六十進(jìn)制計(jì)數(shù)，所以最大計(jì)數(shù)值59:，因起始值是00:，故其最大的計(jì)時(shí)長(zhǎng)度為1小時(shí)。Cntblk模塊將輸出計(jì)時(shí)結(jié)果。仿真中，采用并行的方法，用6片74160計(jì)數(shù)器和相應(yīng)的門電路接成計(jì)數(shù)范圍為0—9分59秒99毫秒的計(jì)數(shù)器，并用兩個(gè)開關(guān)分別控制計(jì)數(shù)器的EPET和CLRN，分別實(shí)現(xiàn)暫停/繼續(xù)計(jì)數(shù)功能和清零復(fù)位功能。圖11 tblk邏輯電路圖圖12 tblk模塊的邏輯連接圖資源不足的情況下，需采用動(dòng)態(tài)掃描的方式實(shí)現(xiàn)時(shí)間顯示。在動(dòng)態(tài)方式下，所有的數(shù)碼管對(duì)應(yīng)同一組七段碼，每一個(gè)數(shù)碼管由一個(gè)選擇端控制點(diǎn)亮或熄滅，如果全部點(diǎn)亮，則都顯示相同的數(shù)字。若要實(shí)現(xiàn)6位不同時(shí)間的顯示，則需要利用人的視覺缺陷。即，在6個(gè)不同的時(shí)間段分別將每組時(shí)間經(jīng)過(guò)七段譯碼后輸出到6個(gè)數(shù)碼管，當(dāng)某一組時(shí)間的七段碼到來(lái)時(shí)，只點(diǎn)亮相應(yīng)位置的數(shù)碼管，6次一個(gè)循環(huán)，形成一個(gè)掃描序列。只要掃描頻率超過(guò)人
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