【文章內容簡介】 計 電路設計版圖設計版圖設計 電路圖提取功能分析 單元設計功能塊設計 子系統(tǒng)設計系統(tǒng)設計集 成 電 路 設 計 過 程 從 給 出 芯 片 的 設 計 要 求 開 始 到 芯 片 封 裝 結 束 要 經 過 一 系 列 步 驟 ，簡 括如 下 ：(1)系 統(tǒng) 規(guī) 范 說 明 (system specification)IC 設 計 首 先 要 給 出 待 設 計 系 統(tǒng) 的 規(guī) 范 說 明 ， 包 括系 統(tǒng) 功 能 、 性 能 和 物 理 尺 寸 。 而 且 還 需 考 慮 選 擇 設 計 模 式 和 制 造 工 藝 ， 最 終 目 的 是 確定 芯 片 尺 寸 、 工 作 速 度 、 功 耗 和 系 統(tǒng) 功 能 。 (2)功 能 設 計 (function design)此 步 驟 主 要 考 慮 系 統(tǒng) 的 行 為 特 性 ， 常 用 的 方 法 是 時 序 圖 或者 表 示 各 子 模 塊 間 關 系 的 關 系 圖 。 利 用 這 些 信 息 可 以 改 進 整 個 設 計 程 序 或 簡 化 后 續(xù) 的設 計 步 驟 。 (3)邏 輯 設 計 (logic design)此 步 驟 可 以 得 到 一 個 表 示 系 統(tǒng) 功 能 的 邏 輯 結 構 并 反 復 測 試 其正 確 性 。 設 計 者 通 常 用 文 本 、 原 理 圖 或 邏 輯 圖 表 示 設 計 ， 有 時 也 用 布 爾 方 程 表 示 設 計 。在 設 計 過 程 中 ， 我 們 還 要 對 該 邏 輯 結 構 進 行 模 擬 以 驗 證 其 正 確 性 ， 并 對 其 進 行 優(yōu) 化 設計 或 稱 之 為 邏 輯 最 小 化 。 (4)電 路 設 計 (circuit design)電 路 設 計 時 要 考 慮 邏 輯 部 件 的 電 路 實 現 ， 包 括 速 度 和 功 耗 。此 外 ， 還 要 注 意 各 種 元 件 的 電 氣 性 能 。 通 常 用 詳 細 的 電 路 圖 來 表 示 電 路 設 計 。 (5)物 理 設 計 (physical design)物 理 設 計 即 版 圖 設 計 ， 是 IC 設 計 中 最 費 時 的 一 步 。 物 理 設 計要 把 每 個 元 件 的 電 路 表 示 轉 換 成 幾 何 表 示 ， 同 時 ， 元 件 間 連 接 的 線 網 也 被 轉 換 成 幾 何連 線 圖 形 。 電 路 的 這 種 幾 何表 示 稱 為 版 圖 。 版 圖 設 計 要 符 合 與 制 造 工 藝 有 關 的 設 計 規(guī) 則要 求 。 由 于 版 圖 的 設 計 復 雜 性 ， 往 往 把 版 圖 設 計 分 成 若 千 子 步 驟 進 行 ， 即 劃 分 、 布 圖 、 布 線 。功能設計邏輯設計電路設計物理設計設計驗證芯片制造測試封裝X= (AB *CD ) + ( A + D ) + ( A ( B + C ) ) 圖 “自 頂 向 下 ”正 向 設 計 的 設 計 流 程 圖 (6)設 計 驗 證 (design verification)在 版 圖 設 計 完 成 并 得 到 以 幾 何 圖 形 形 式 表 示 的 版 圖 后 ，要 進 行 設 計 驗 證 ， 也 稱 版 圖 驗 證 ， 以 確 保 版 圖 滿 足 制 造 工 藝 要 求 和 符 合 系 統(tǒng) 的 設 計 規(guī)范 。 版 圖 驗 證 包 括 設 計 規(guī) 則 檢 查(DRC)、 電 學 規(guī) 則 檢 查 (ERC),版 圖 與 電 路 圖 一 致 性 檢 查(LVS)，有 的 還 需 做 版 圖 參 數 提 取(LPE)。 經 過 驗 證 后 的 版 圖 可 以 送 去 制 作 模 版 并用 于 制 造 芯 片 。 (7)制 造 (fabrication)芯 片 制 造 過 程 包 括 硅 片 準 備 、 雜 質 注 入 、 擴 散 、 光 刻 等 工 藝 。 (8)封 裝 和 測 試 (package and test)在 完 成 芯 片 制 造 后 ， 要 進 行 封 裝 和 測 置 在 印 制 電 路 板(Printed Circuit Board, CB)上 的 芯 片 可 封 裝 成 雙 列 直 插 式(Dual Inline Pin, DIP)或 引 腳 陣 列 式 (Pin Grid Array, PGA).用 于 多 芯 片 模 塊 (MultipleChip module, MCM)上 的 芯 片 可 不 封 裝 。系統(tǒng)描述 IC 設 計 可 能 會 在 一 個 步 驟 中 或 在 幾 個 步 驟 之 間 反 復 交 替 進 行 ， 最 后 實 現 最 優(yōu) 設 計 。 IP 核 復 用 技 術當 集 成 電 路 設 計 越 來 越 向 高 層 發(fā) 展 的 時 候 ， 基 于 IP 復 用 的 設 計 越 來 越 顯 示 出 其 優(yōu) 越性 。 將 來 的 IP 核 將 會 象 現 在 的 邏 輯 門 一 樣 方 便 使 用 。 IP 復 用 技 術 IP(Intellectual Property)原 來 的 含 義 指 知 識 產 權 、 著 作 權 等 ， 在IC 設 計 領 域 可 理 解 為 實 現某 種 功 能 的 設 計 。 IP 核 (IP 模 塊 )則 指 完 成 某 種 功 能 的 虛 擬 電 路 模 塊 ， 也 可 稱 虛 擬 部 件(VC Virtual Component)。 IP 核 通 常 分 為 硬 核 、 固 核 和 軟 核 三 種 類 型 。 軟 核 指 的 是 在 寄 存 器 級 或 門 級 對 電 路 功 能 用HDL 進 行 描 述 。 表 現 為 VHDL 或 Verilog HDL 代 碼 。 用 戶 可 修 改 軟 核 以 滿 足 自 己 所 需 要的 功 能 。 軟 核 主 要 用 于 接 口 、 算 法 、 編 譯 碼 和 加 密 等 模 塊 設 計 。 硬 核 指 以 版 圖 形 式 描述 的 設 計 模 塊 ， 它 基 于 一 定 的 設 計 工 藝 ， 而 且 用 戶 不 能 改 動 。 用 戶 得 到 的 硬 核 僅 是 產品 的 功 能 ， 而 不 是 產 品 的 設 計 。 常 用 的 硬 核 有 存 儲 器 、 模 擬 器 件 和 一 些 接 口 等 。 固 核 介 于 軟 核 和 硬 核 之 間 ， 允 許 用 戶 重 新 定 義 關 鍵 的 性 能 參 數 ， 內 部 連 線 也 可 以重 新 優(yōu) 化 。一 般 軟 核 的 開 發(fā) 成 本 相 對 較 低 ， 使 用 靈 活 ， 但 其 可 測 性 差 ， 延 時 不 一 定 能 達 到 要求 ； 而 硬 核 的 開 發(fā) 成 本 較 高 ， 但 它 的 可 測 性 強 ， 可 靠 性 高 ， 能 夠 很 快 地 投 入 使 用 ； 固核 介 于 兩 者 之 間 。 基 于 IP 復 用 的 開 發(fā) 給 設 計 都 帶 來 很 大 的 方 便 ， 可 以 節(jié) 省 時 間 ， 縮 短 開 發(fā) 周 期 ， 避免 重 復 勞 動 等 。 可 見 ， 基 于 IP 復 用 的 設 計 技 術 將 成 為 IC 設 計 的 主 流 技 術 之 一 。 復 雜 可 編 程 邏 輯 器 件 （ CPLD） CPLD 的 基 本 特 點復 雜 可 編 程 邏 輯 器 (CPLD: Complex Programmable Logic Device)都 是 近 年 來 發(fā) 展 迅 速 的 大規(guī) 模 可 編 程 專 用 集 成 電 路(ASIC)。 可 編 程 ASIC 器 件 的 使 用 ， 是 電 子 產 品 領 域 的 一 場 革 命 。它 使 設 計 的 電 子 產 品 達 到 小 型 化 、 微 型 化 、 集 成 化 、 高 可 靠 性 、 低 功 耗 以 及 成 本 低 、重 量 輕 、 體 積 小 、 工 作 速 度 快 、 保 密 程 度 高 ， 這 些 極 大 地 提 高 了 產 品 的 性 能 價 格 比 和競 爭 能 力 ， 而 CPLD 器 件 的 在 系 統(tǒng) 可 編 程 技 術 使 可 編 程 器 件 在 使 用 上 更 為 方 便 ， 并 大 大縮 短 了設 計 周 期 ， 減 少 了 設 計 費 用 ， 降 低 了 設 計 風 險 。 目 前 ， CPLD 器 件 的 應 用 己 十 分 廣 泛 ，已 成為 電 子 系 統(tǒng) 設 計 的 重 要 手 段 。 復 雜 可 編 程 邏 輯 器CPLD 是 一 種 高 集 成 度 高 密 度 的 可 編程 邏 輯器 件 。 從 Xilinx 公 司 推 出 第 一 片 CPLD 以 來 ， CPLD 的 集 成 密 度 和 性 能 提 高 很 快 ， 其 集 成密 度 最 高 達 100 萬 門 2 片 ， 系 統(tǒng) 性 能 可 達 200MH。 CPLD 是 由 GAL 發(fā) 展 起 來 的 ， 其 主 體結 構 仍 是 與 或 陣 列 ， 自 從 1992 年 LATICE 公 司 高 性 能 的 具 有 在 系 統(tǒng) 可 編ISP(In System Programmable)功 能 的 CPLD 出 現 以 來 ， CPLD 發(fā) 展 迅 速 ， 具 有 ISP 功 能 的 CPLD 器 件 由 于 具有 同 FPGA 器 件 相 似 的 集 成 度 和 同 樣 的 易 用 性 ， 在 速 度 上 有 一 定 的 優(yōu) 勢 ， 使 其 在 可 編 程邏 輯 器 件 技 術 的 競 爭 中 與 FPGA 并 駕 齊 驅 ， 共 同 發(fā) 展 。 I/OI/OFBFBFBFBFBFBFBFBFASTCONNECTSWITCHMATRIX 圖 CPLD 內 部 結 構 原 理 圖 CPLD 器 件 是 將 多 個 可 編 程 陣 列 邏 輯(PAL)器 件 集 成 到 一 個 芯 片 內 ， 因 而 其 具 有 類 似PAL的 結 構 。 一 般 ， CPLD 器 件 至 少 包 括 以 下 三 個 部 分:可 編 程 邏 輯 功 能 塊 (FB):可 編 程 I/O 單 元 :可 編程 內 部 連 線 。 FB 中 包 者 有 乘 積 項 、 宏 單 元 等 。 有 的CPLD 還 集 成 了 或 雙 口 RAM等 存 儲 器 ， 以 適 應 DSP 應 用 設 計 的 要 求 。 圖 是 CPLD 的 結 構 原 理 圖 。 MAX7000E 功 能 描 述設 計 中 采 用 的 是 MAX7000E 系 列 器 件 ， MAX7000E 系 列 器 件 是 以 第 二 代 多 陣 列 矩 陣(MAX)結 構 為 基 礎 ， 是 一 種 高 性 能 的CMOS EEPROM 器 件 ， MAX7000E 系 列 器 件 通 過 JTAG接 口 可 實 現 在 線 編 輯 ， MAX7000E 系 列 器 件 內 置 JTAG BST 電 路 ， 邏 輯 密 度 為 6005000 個 可用 門 ， 引 腳 到 引 腳 的 邏 輯 延 遲 ， 計 數 器 工 作 頻 率 達 。 遵 守 PCI 規(guī) 定 。MAX7000E 系 列 器 件 具 有 專 用 清 除 、 置 位 、 時 鐘 使 能 控 制 ， 圖 的 結 構 方 塊 圖 。 MAX7000E 宏 單 元 能 夠 單 獨 地 配 置 時 序 邏 輯 和 組 合 邏 輯 工 作 方式 。 宏 單 元 由 三 個 功 能 塊組 成 :邏 輯 陣 列 、 乘 積 項 選 擇 矩 陣 和 可 編 程 觸 發(fā) 器 。MAX700E 的 宏 單 元 如 圖 所 示 。 圖 MAX700E 的 結 構 方 塊 圖 邏 輯 陣 列 用 來 實 現 組 合 邏 輯 ， 它 給 每 個 宏 單 元 提 供5 個 乘 積 項 ?！俺?積 項 選 擇 矩 陣 ”分 配 這些 乘 積 項 作 為 到 “或 ”門 和 “異 或 ”門 的 主 要 輸 入 ， 以 實 現 組 合 函 數。或 者 把 這 些 乘 積 項 作 為 宏 單元 中 觸 發(fā) 器 的 輔 助 輸 入 :清 除 、 置 位 、 時 鐘 和 時 鐘 使 能 控 制 。 每 個 宏 單 元 的 一 個 乘 積 項 可以 反 相 送 到 邏 輯 陣 列 。 這 個“可 共 享 ”的 乘 積 項 能 夠 連 到 同 一 個 邏 輯 陣 列 塊 中 的 任 何 其 它 乘積 項 上 。 根 據 設 計 的 邏 輯 需 要 ，QUARTUS II 能 自 動 地 優(yōu) 化 乘 積 項 的 分 配 。 作 為 寄 存 器 功 能 ， 每 個 宏 單 元 觸 發(fā) 器 可 以 單 獨 地 編 程 為 具 有 可 編 程 時 鐘 控 制 的D,T, JK、或 RS 觸 發(fā) 器 工 作 方 式 。 如 果 需 要 的 話 ， 可 把 寄 存 器 旁 路 ， 以 實 現 組 合 邏 輯 工 作 方 式 。在 設 計 輸 入 時 ， 用 戶 規(guī) 定 所 希 望 的 觸 發(fā) 器 類 型 ， 然 后 ，QUARTUS II 對 每 一 個 寄 存 器 功 能 選擇最 有 效 的 觸 發(fā) 器 工 作 方 式 ， 以 使 設 計 所 需 器 件 資 源 最 少 。 每 個 可 編 程 觸 發(fā) 器 可 以 按 3 種 不 同 的 方 式 實 現 時 鐘 控 制: (1)全 局 時 鐘 信 號 。 這 種 方 式 能 達 到 最 快 的 時 鐘 到 輸 出 的 性 能 。 (2)全 局 時 鐘 信 號 由