【文章內(nèi)容簡介】 （如圖5所示），在該工具的幫助下。圖5 Filter Design amp。 Analysis Tool窗口Fdatool界面總共分兩大部分，一部分是design filter，在界面的下半部分，用來設(shè)置濾波器的設(shè)計參數(shù)，另一部分則是特性區(qū)，在界面的上半部分，用來顯示濾波器的各種特性。design filter部分主要分為：Response Type（響應(yīng)類型）選項，包括Lowpass（低通）、Highpass（高通）、Bandpass（帶通）、Bandstop（帶阻）和特殊的濾波器。本次設(shè)計在該選項中選擇Lowpass選項。Design Method（設(shè)計方法）選項，包括IIR濾波器的Butterworth（巴特沃思）法、Chebyshev Type i（切比雪夫i型）法、 Chebyshev Type ii（切比雪夫ii型） 法、Elliptic（橢圓濾波器）法等和FIR濾波器的Equiripple法、Leastsquares（最小乘方）法、Window（窗函數(shù)）法等多種方法。結(jié)合本次設(shè)計要求，選擇FIR濾波器的窗函數(shù)法進(jìn)行設(shè)計。選定窗函數(shù)法后，會在右側(cè)出現(xiàn)Options區(qū)域，進(jìn)行窗函數(shù)法相關(guān)參量的設(shè)置，根據(jù)設(shè)計要求選擇Kaiser窗并設(shè)置Beta為：。Filter Order（濾波器階數(shù)）選項，定義濾波器的階數(shù)，包括Specify order（指定階數(shù)）和Minimum order（最小階數(shù)）。在Specify order中填入所要設(shè)計的濾波器的階數(shù)（n階濾波器，specify order＝n1），如果選擇Minimum order則matlab根據(jù)所選擇的濾波器類型自動使用最小階數(shù)。本次設(shè)計為16階濾波器，所以選定Specify order并填入15。Frenquency Specifications選項，可以詳細(xì)定義頻帶的各參數(shù)，包括采樣頻率Fs和頻帶的截止頻率。它的具體選項由Response Type選項和Design Metho選項決定。我們要求的 Lowpass（低通）濾波器只需要定義Fs、Fc。采用窗函數(shù)設(shè)計濾波器時由于過渡帶是由窗函數(shù)的類型和階數(shù)所決定的，所以只需要定義通帶截止頻率，而不必定義阻帶參數(shù)。Magnitude Specifications選項，可以定義幅值衰減的情況。采用窗函數(shù)設(shè)計時，通帶截止頻率處的幅值衰減固定為6db，所以不必定義。本設(shè)計中的參數(shù)設(shè)定結(jié)果如圖6所示。圖6 濾波器參數(shù)設(shè)定結(jié)果參數(shù)設(shè)定完畢，單擊工具窗口下方的Design Filter按鈕，開始進(jìn)行相關(guān)參數(shù)計算。在計算結(jié)果中我們可以看到該濾波器的一些相關(guān)曲線，如幅頻響應(yīng)（如圖7）、相頻響應(yīng)（如圖8）、沖激響應(yīng)（如圖9）等以及具體的系數(shù)值（如圖11）。圖7 幅頻響應(yīng)圖8 相頻響應(yīng)圖9 沖激響應(yīng)圖10 所設(shè)計濾波器沖激系數(shù)計算的結(jié)果可通過File下拉菜單中的Export命令取出，點(diǎn)擊Export打開Export對話框（如圖11），點(diǎn)擊OK按鈕可將濾波器系數(shù)數(shù)據(jù)存放到當(dāng)前工作空間，并以Num命名。圖11 沖激系數(shù)輸出對話框保存并關(guān)閉濾波器設(shè)計分析工具回到matlab主窗口，在命令編輯區(qū)輸入Num可得到工具的計算結(jié)果（如圖12）。圖12 輸出在matlab的沖激系數(shù)對FIR濾波器的系數(shù)進(jìn)行調(diào)整，做整數(shù)化操作（如圖13）?？傻玫綖V波器整數(shù)化的系數(shù)為[31 88 106 54 70 239 401 499 499 401 239 70 54 106 88 31]圖13 整數(shù)化后的沖激系數(shù)4　基于VHDL的FIR濾波器的設(shè)計及仿真實現(xiàn) 寄存器模塊寄存器用于寄存一組二值代碼，只要求它們具有置置0的功能即可。在本設(shè)計中用D觸發(fā)器組成寄存器，實現(xiàn)寄存功能。本設(shè)計中使用帶異步復(fù)位rst端的D觸發(fā)器，當(dāng)rst=1時，輸出信號q=0，當(dāng)rst=0且上升沿脈沖到達(dá)時q=d。程序如下：LIBRARY ieee。USE 。LIBRARY ieee。USE 。ARCHITECTURE dff16 OF dff16 ISBEGIN PROCESS (rst,clk) BEGIN IF(rst=39。139。)THEN q=(OTHERS=39。039。)。 ELSIF(clk39。EVENT AND clk=39。139。)THEN q=d。 END IF。 END PROCESS。END dff16。仿真結(jié)果如圖14所示:圖14 寄存器仿真結(jié)果 加法器模塊實現(xiàn)兩個有符號數(shù)的相加運(yùn)算。即將輸入的兩數(shù)，在時鐘脈沖到來時相加運(yùn)算，輸出結(jié)果。在本設(shè)計中共有8個兩個10位有符號數(shù)相加產(chǎn)生一個11位有符號數(shù)的加法器、一個18位和19位有符號數(shù)相加產(chǎn)生20位有符號數(shù)的加法器、一個兩個20位有符號數(shù)相加產(chǎn)生一個21位有符號數(shù)的加法器、一個兩個19位有符號數(shù)相加產(chǎn)生一個20位有符號位數(shù)的加法器、一個20位和21位有符號數(shù)相加產(chǎn)生22位有符號數(shù)的加法器，以及一個20位和22位有符號數(shù)相加產(chǎn)生23位有符號數(shù)的加法器電路。其中一個20位和22位有符號數(shù)相加產(chǎn)生23位有符號數(shù)的加法器電路為最后一級，所以在加法器電路中在引入低位舍去功能只保留最終10位輸出，最終保留10位輸出采用了直接取輸出23位數(shù)的高十位的方法，因此在輸出中近似等于除掉了2^13即8192以后的結(jié)果。10位有符號數(shù)相加產(chǎn)生一個11位有符號數(shù)的加法器設(shè)計：LIBRARY ieee。USE 。USE 。ENTITY sum101011 IS PORT(a,b: IN SIGNED(9 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(10 DOWNTO 0))。END SUM101011。ARCHITECTURE sum101011 OF sum101011 ISBEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(9)amp。a)+(b(9)amp。b)。 END IF。 END PROCESS。END sum101011。仿真結(jié)果如圖15所示：圖15 兩10位相加產(chǎn)生11位加法器仿真結(jié)果18位和19位有符號數(shù)相加產(chǎn)生20位有符號數(shù)的加法器設(shè)計：LIBRARY ieee。USE 。USE 。ENTITY sum7023918 IS PORT(a: IN SIGNED(17 DOWNTO 0)。 b: IN SIGNED(18 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(19 DOWNTO 0))。END sum7023918。ARCHITECTURE sum7023918 OF sum7023918 ISBEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(17)amp。a(17)amp。a)+(b(18)amp。b)。 END IF。 END PROCESS。END sum7023918。仿真結(jié)果如圖16所示：圖16 18位19位相加產(chǎn)生20位數(shù)仿真結(jié)果 減法器模塊實現(xiàn)零值減去兩個有符號數(shù)的減法運(yùn)算。即用零值減去輸入的兩數(shù)，在時鐘脈沖到來時做減法運(yùn)算，輸出結(jié)果。31和88的乘結(jié)果都只包含了乘系數(shù)31和88的數(shù)值，并沒有將兩個負(fù)號代入，所以兩乘法器后面的加法器運(yùn)算改為減法器模塊，采用031*累加結(jié)果88*累加結(jié)果的方法，實現(xiàn)（31）*累加結(jié)果+（88）*累加結(jié)果的計算。106和54后面的加法器采用同樣的方式處理。 31和88的減法器設(shè)計：LIBRARY ieee。USE 。USE 。ENTITY sub318817 isPORT(clk : in STD_LOGIC。 Din1 :in signed (15 downto 0)。 Din2 :in signed (17 downto 0)。 Dout :out signed(18 downto 0))。END sub318817。ARCHITECTURE sub318817 of sub318817 ISSIGNAL s1: signed(17 downto 0):=(Din1(15)amp。Din1(15)amp。Din1)。SIGNAL s2: signed(18 downto 0):=(OTHERS=39。039。)。BEGIN PROCESS(Din1,Din2,clk) BEGIN IF clk39。event and clk=39。139。