【文章內(nèi)容簡(jiǎn)介】 字轉(zhuǎn)換器，可將得到的與時(shí)間間隔成正比的電壓 Vcap 轉(zhuǎn)換成數(shù)字量。采用這種方法式，可以做出分辨率很高的時(shí)間數(shù)字轉(zhuǎn)換器。然而電流積分點(diǎn)對(duì)噪聲的敏感度高，且動(dòng)態(tài)范圍不夠大。由于電容所能達(dá)到的最大電壓是確定的，如果要增加測(cè)量的動(dòng)態(tài)范圍，唯一的途徑就是通過(guò)減小充電電流或增大電容來(lái)改變測(cè)量的比例常數(shù)。但是單純的增大電容和減小充電電流不僅受噪聲的影響大，而且受電容制作工藝的限制，誤差也將增大。 圖 22 電流積分法示意圖 Tref t1 t0 0 T0 t2 t3 T1 CLK stop start Reset I C start ADC stop 第二章 時(shí)間 數(shù)字轉(zhuǎn)換技術(shù)研究與分析 6 門延遲法 近年來(lái)，由于 CMOS 的發(fā)展，門時(shí)間延遲可達(dá)皮秒級(jí)別。門延遲法的電路通常由一系列的非門組成延遲線，利用鎖存器的鎖存功能，實(shí)現(xiàn)對(duì)時(shí)間間隔的測(cè)量。其中每一個(gè)非門都具有相同的時(shí)延，將若干個(gè)非門串接后，組成一條延遲線。起始信號(hào) start 經(jīng)延遲門傳播，當(dāng) stop 信號(hào)到來(lái)時(shí)，在經(jīng)過(guò)若干個(gè)延遲門之后被鎖存。由此可以計(jì)算出 start 信號(hào)與 stop 信號(hào)之間的時(shí)間間隔。 由于門延遲的延遲級(jí)別可達(dá)到皮秒級(jí)別，采用這種方法能完成很高分辨率 （皮秒級(jí)）的時(shí)間間隔測(cè)量，但是其缺點(diǎn)是不能完成很大的時(shí)間 間隔測(cè)量。 FPGA 法 近幾年來(lái)，可編程 ASIC 技術(shù)得到迅速發(fā)展，特別是 FPGA 的發(fā)展尤為顯著。FPGA 是 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程邏輯器件。目前有些 FPGA 已經(jīng)達(dá)到 ASIC 工藝水平，具有很高的密度，能在高速的片上時(shí)鐘 下工作。其缺點(diǎn)是集成度很高，可移植性也隨著降低。然而，借助 FPGA 對(duì) TDC進(jìn)行設(shè)計(jì)不僅能保證很高的分辨率，而且還能向高集成度、低功耗、低成本方向發(fā)展。同時(shí)，由于 FPGA 電路設(shè)計(jì)還具有成本低、工藝簡(jiǎn)單且設(shè)計(jì)難度小等鮮明的優(yōu)點(diǎn)，使得越來(lái)越多的電路設(shè)計(jì)人員都選擇它作為實(shí)現(xiàn)電路設(shè)計(jì)的目標(biāo)。正是基于 FPGA 實(shí)現(xiàn)法具有的優(yōu)點(diǎn)，本設(shè)計(jì)決定采用基于 FPGA 實(shí)現(xiàn) TDC 的設(shè)計(jì)方案。 小結(jié) 在上文論述中可以發(fā)現(xiàn)，采用數(shù)字計(jì)數(shù)器的方法實(shí)現(xiàn)的 TDC 雖然能測(cè)量較大范圍的時(shí)間間隔，然而卻只能單純的靠提高晶振來(lái)實(shí)現(xiàn)分辨率的提高，這就直接加大了研發(fā)成本，且可行性小。同時(shí)，采用門延遲法對(duì)時(shí)間間隔進(jìn)行測(cè)量也具有自身的優(yōu)缺點(diǎn)。這種方法可以實(shí)現(xiàn)分辨率達(dá) 1ns 的時(shí)間測(cè)量，但在測(cè)量范圍上也具有很大的局限性，不能 對(duì)大范圍的時(shí)間間隔進(jìn)行測(cè)量。如何實(shí)現(xiàn)一個(gè)在保證很高分辨率的情況下，又能測(cè)量較大范圍的時(shí)間間隔的時(shí)間 數(shù)字轉(zhuǎn)換器？這成為了一個(gè)十分有意義的課題。本設(shè)計(jì)基于這個(gè)設(shè)計(jì)思想出發(fā)，同時(shí)采用數(shù)字計(jì)數(shù)器及門延遲技術(shù)，并基于 FPGA，設(shè)計(jì)出了一套既能滿足較大范圍內(nèi)的時(shí)間間隔測(cè)量，又能保證非常高分辨率（ 1ns）的 TDC 系統(tǒng)。 第二章 時(shí)間 數(shù)字轉(zhuǎn)換技術(shù)研究與分析 7 第三章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計(jì) 8 第三章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計(jì) 硬件系統(tǒng)總體設(shè)計(jì) 圖 31 給出的是硬件系統(tǒng)的設(shè)計(jì)框圖，設(shè)計(jì)以 FPGA 為核心，將各種功能的電子元件系統(tǒng)的設(shè)計(jì)到一起，最終完成時(shí)間 數(shù)字轉(zhuǎn)換功能。 下面簡(jiǎn)單介紹一下各個(gè)模塊的功能： （ 1） 電源：為系統(tǒng)供電，保證工作正常進(jìn)行； （ 2） 開(kāi)關(guān)： start 開(kāi)關(guān)和 stop 開(kāi)關(guān)可以控制產(chǎn)生起始信號(hào)和停止信號(hào)； （ 3） CLK：為系統(tǒng)提供晶振，其頻率為 50MHz； （ 4） ROM：存儲(chǔ)數(shù)據(jù)， FPGA 從 ROM 中讀取所需要的數(shù)據(jù)進(jìn)行計(jì)算； （ 5）管腳：作為一種輸出單元，程序中設(shè)定 特定的管腳作為輸出，可供其他元件從中獲取有用的信息，如示波器等； （ 6）示波器：將示波器與 指定的管腳相連，可以得出設(shè)計(jì)結(jié)果所給出的波形，以對(duì)系統(tǒng)進(jìn)行檢測(cè)； （ 7）串口：通過(guò)串口，經(jīng) FPGA 處理后的數(shù)據(jù)可以被傳輸?shù)饺?PC 機(jī)、激光測(cè)距儀等其他計(jì)算器件，以實(shí)現(xiàn)各種與時(shí)間 數(shù)字轉(zhuǎn)換相關(guān)的功能。 圖 31 硬件系統(tǒng)總體設(shè)計(jì)圖 開(kāi)發(fā)板介紹 根據(jù)硬件設(shè)計(jì)的要求，本設(shè)計(jì)采用如圖 32 所示的開(kāi)發(fā)板。 FPGA ROM CLK 串口 PC 機(jī) 示波器 管腳 電源 start stop 第三章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計(jì) 9 圖 32 開(kāi)發(fā)板圖 本開(kāi)發(fā)板的核心為 EP2C5Q208C8N 芯片。同時(shí)包含電源管理模塊、 User LED、Reset 按鈕、 50MHz 時(shí)鐘、 Nor Flash、 SDRAM、擴(kuò)展接口、 FPGAJTAG 接口以及 EPCS4 Config Device 等功能性模塊。開(kāi)發(fā)板功能框圖如圖 33 所示。本文將對(duì)開(kāi)發(fā)板幾個(gè)主要功能模塊進(jìn)行介紹。 圖 33 開(kāi)發(fā)板功能框圖 （ 1）電源管理接口：本開(kāi)發(fā)板上的 FPGA 芯片在單獨(dú)使用時(shí)可接受 +5V 直流電電源管理模塊 User LED Reset 按鍵 50MHz 時(shí)鐘 Nor Flash SDRAM 擴(kuò)展接口 EPCS4 Config Device Config Device FPGAJTAG接口 EP2C5Q208 第三章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計(jì) 10 壓，電壓適配器功率在 5V/1A 時(shí)最為理想。當(dāng)與其他模塊共同工作時(shí)，芯片上的電源管理模塊能將 5V 電壓分別轉(zhuǎn)換為其他模塊所需的電壓值。 （ 2） JTAG 調(diào)試接口：本接口既可以作為 FPGA 芯片的調(diào)試 /編程接口，又可以用于對(duì)其配置器件進(jìn)行編程。板上的 JTAG 調(diào)試接口有 10 個(gè)針孔插座，如圖 34所示，每個(gè)針對(duì)應(yīng)的信號(hào)都不同。 圖 34JTAG 調(diào)試插座 表 1 給出了每個(gè) JTAG 插座所對(duì)應(yīng)的信號(hào)的定義。 表 1 JTAG 插座信號(hào)定義對(duì)應(yīng)表 JTAG 插座 信號(hào)定義 1 TCK 2 GND 3 TDO 4 Vcc（ ） 5 TMS 6 / 7 / 8 TDI 9 GND 芯片介紹 FPGA 簡(jiǎn)介及 Cyclone Ⅱ EP2C5Q208C8N 芯片概述 FPGA 即現(xiàn)場(chǎng)可編程邏輯器件，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。目前，全球知名的 FPGA 生產(chǎn)商有 Altera、 Xilinx、Actel 等公司。下面給出了常用的三種 FPGA 芯片圖片，如圖 35。 1 3 5 7 10 9 2 4 6 8 第三章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計(jì) 11 圖 35 FPGA 芯片圖片 本設(shè)計(jì)所采用的 FPGA 芯片為 Cyclone Ⅱ EP2C5Q208C8N，它具有 4,608個(gè) LES， 2 個(gè)高性能 PLL， 13 個(gè) 1818 硬件乘法器以及多達(dá) 142 個(gè)用戶自定義IO。同時(shí)，它還提供了大容量的 SDRAM 和 Flash ROM 等存儲(chǔ)單元。所配備的標(biāo)準(zhǔn)的 間距的擴(kuò)展插座可以方便的提供給用戶使用。 在電源方面，只需外接 DC5V 電源即可。本芯片不論在性能上還是系統(tǒng)靈活性上都很突出，所以，它既適合于資深的硬件工程師，又能被初學(xué)者所快速掌握。 Cyclone Ⅱ EP2C5Q208C8N 芯片的特點(diǎn) 1. 系用雙層 PCB 設(shè)計(jì)，高密度走線。電源和時(shí)鐘設(shè)計(jì)完善，性能穩(wěn)定可靠、結(jié)構(gòu)美觀。支持 FPGA 開(kāi)發(fā)，提供引腳信息，預(yù)留 PLL 資源，支持?jǐn)U展設(shè)計(jì)； 2. 該核心板配置有 Flash 和 SDRAM，是一塊獨(dú)立的 SOPC 最小系統(tǒng)板，支持 SOPC 及 基于 Nios II 軟核處理器 的開(kāi)發(fā)； 3. 核心板適合于產(chǎn)品原型的快速開(kāi)發(fā)、學(xué)生參加各種電子設(shè)計(jì)大賽、學(xué)習(xí)FPGA 和 SOPC 設(shè)計(jì)技術(shù)等，亦可用于系統(tǒng)設(shè)計(jì)前期快速評(píng)估設(shè)計(jì)方案； 4. FPGA 的所有 I/O 口全部引出，均可用于擴(kuò)展。 5. 性價(jià)比高， 針對(duì)學(xué)生用戶定價(jià)，讓更多的學(xué)生加入 FPGA 學(xué)習(xí)的行列。 FPGA 開(kāi)發(fā)流程 FPGA 的設(shè)計(jì)包括軟件設(shè)計(jì)和硬件設(shè)計(jì)兩部分。設(shè)計(jì)思想是從系統(tǒng)級(jí)到功能模塊級(jí)的軟、硬件協(xié)同設(shè)計(jì)。 FPGA 的設(shè)計(jì)流程如圖 36 所示，一共包括 9 個(gè)模塊。下面分別對(duì)其中幾個(gè)模塊進(jìn)行簡(jiǎn)要介紹。 功能定義和器件選型 對(duì) FPGA 進(jìn)行設(shè)計(jì)時(shí)，必須考慮到系統(tǒng)的功能定義以及模塊的劃分。不同的模塊所需的資源及工作速度各有不同，對(duì)各模塊的器件選擇也應(yīng)不同。在設(shè)計(jì)時(shí)，一般采用自上而下的設(shè)計(jì)方法：將一個(gè)整體的系統(tǒng)劃分為若干個(gè)模塊單元，每個(gè)第三章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計(jì) 12 模塊單元又可以分為幾個(gè)基本單元，如此劃分下去，直到底層單元可以直接使用EDA 庫(kù)為止。 設(shè)計(jì)輸入 設(shè)計(jì)輸入的方式一般有采用硬件描述語(yǔ)言和使用原理圖輸入等方法。采用原理圖輸入的方法非常簡(jiǎn)單，且易于仿真，但是其維護(hù)難度大且效率低，并且可移植性差。而采用硬件描述語(yǔ)言的設(shè)計(jì)優(yōu)點(diǎn)突出，它與芯片的工藝無(wú)關(guān)，便于模塊的劃分和一直，輸入效率高且具有很強(qiáng)的邏輯描述和仿真能力。 布局布線 布局布線的過(guò)程是利用工具將邏輯映射到目標(biāo)器件的結(jié)構(gòu)資源中，在布局布線時(shí)，可以選擇最佳的邏輯布局，使系統(tǒng)高效率的完成設(shè)計(jì)目標(biāo)。 圖 36 FPGA 設(shè)計(jì)流程圖 功能定義 /器件選型 設(shè)計(jì)輸入 功能仿真 綜合優(yōu)化 綜合后仿真 實(shí)現(xiàn)與布局布線 時(shí)序仿真 板級(jí)仿真與驗(yàn)證 芯片編程與調(diào)試 靜態(tài)時(shí)序分析 邏輯仿真器 邏輯綜合器 邏輯仿真器 FPGA 廠家工具 邏輯仿真器 第三章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計(jì) 13 Quartus II 仿真平臺(tái)介紹 Quartus II 是一種可編程邏輯的設(shè)計(jì)環(huán)境，它具有強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，為用戶提供了一個(gè)完整的多平臺(tái)的開(kāi)發(fā)環(huán)境。它包括 FPGA 設(shè)計(jì)階段所需要的設(shè)計(jì)輸入、邏輯綜合、布局布線、時(shí)序分析、仿真和編程下載等解決方案。借助 Quartus II 軟件，用戶可以方便的進(jìn)行嵌入式軟件開(kāi)發(fā)以及實(shí)現(xiàn)對(duì)可編程邏輯器件的設(shè)計(jì)。本文介紹了 Quartus II 軟件的設(shè)計(jì)輸入、項(xiàng)目的編譯及項(xiàng)目的仿真。 設(shè)計(jì)輸入 設(shè)計(jì)輸入包括創(chuàng)建工程、建立圖形設(shè)計(jì)文件、基于單元符號(hào)輸入和進(jìn)行宏功能模塊的實(shí)例化等四個(gè)步驟。 （ 1）創(chuàng)建工程：一個(gè) Quartus II 工程文件同時(shí)包含了設(shè)計(jì)文件、軟件源文件以及完成其他相關(guān)操作時(shí)所需要的相關(guān)文件。打開(kāi) Quartus II 軟件后，在文件菜單中，點(diǎn)擊 file，再選擇 New Project Wizard（創(chuàng)建工程向?qū)В?，?huì)彈出如圖 37所示的對(duì)話框。在指定工程工作目錄、工程名、頂層設(shè)計(jì)文件名，并為設(shè)計(jì)中所需要的文件、庫(kù)、第三方 EDA 工具指定器件后，工程向?qū)?huì)給出一個(gè)總結(jié)，最終新工程創(chuàng)建完成。 圖 37 工程創(chuàng)建向?qū)?duì)話框 （ 2）建立圖形設(shè)計(jì)文件：在新工程被創(chuàng)建后，選擇 file 中的 New，可以新建設(shè)計(jì)文件類型選擇窗口。點(diǎn)選 Device Design files 頁(yè)面下的 Block Diagram/Schematic File， 點(diǎn)擊 OK 即可進(jìn)行圖形設(shè)計(jì)文件輸入。 （ 3）基本單元符號(hào)輸入： Quartus II 軟件可以為用戶提供大量的基本單元符第三章 時(shí)間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計(jì) 14 號(hào)和宏功能模塊，設(shè)計(jì)者只需要在原理編輯器中直接調(diào)用即可。 （ 4）進(jìn)行宏功能模塊實(shí)例化：本功能可以幫助用戶建立或修改包含自定義宏功能模塊變量的設(shè)計(jì)文件。 項(xiàng)目編譯 編譯器可以對(duì)項(xiàng)目進(jìn)行檢查并完成邏輯綜合