【文章內(nèi)容簡介】 字轉(zhuǎn)換器，可將得到的與時間間隔成正比的電壓 Vcap 轉(zhuǎn)換成數(shù)字量。采用這種方法式，可以做出分辨率很高的時間數(shù)字轉(zhuǎn)換器。然而電流積分點對噪聲的敏感度高，且動態(tài)范圍不夠大。由于電容所能達到的最大電壓是確定的，如果要增加測量的動態(tài)范圍，唯一的途徑就是通過減小充電電流或增大電容來改變測量的比例常數(shù)。但是單純的增大電容和減小充電電流不僅受噪聲的影響大，而且受電容制作工藝的限制，誤差也將增大。 圖 22 電流積分法示意圖 Tref t1 t0 0 T0 t2 t3 T1 CLK stop start Reset I C start ADC stop 第二章 時間 數(shù)字轉(zhuǎn)換技術(shù)研究與分析 6 門延遲法 近年來，由于 CMOS 的發(fā)展，門時間延遲可達皮秒級別。門延遲法的電路通常由一系列的非門組成延遲線，利用鎖存器的鎖存功能，實現(xiàn)對時間間隔的測量。其中每一個非門都具有相同的時延，將若干個非門串接后，組成一條延遲線。起始信號 start 經(jīng)延遲門傳播，當(dāng) stop 信號到來時，在經(jīng)過若干個延遲門之后被鎖存。由此可以計算出 start 信號與 stop 信號之間的時間間隔。 由于門延遲的延遲級別可達到皮秒級別，采用這種方法能完成很高分辨率 （皮秒級）的時間間隔測量，但是其缺點是不能完成很大的時間 間隔測量。 FPGA 法 近幾年來，可編程 ASIC 技術(shù)得到迅速發(fā)展，特別是 FPGA 的發(fā)展尤為顯著。FPGA 是 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程邏輯器件。目前有些 FPGA 已經(jīng)達到 ASIC 工藝水平，具有很高的密度，能在高速的片上時鐘 下工作。其缺點是集成度很高，可移植性也隨著降低。然而，借助 FPGA 對 TDC進行設(shè)計不僅能保證很高的分辨率，而且還能向高集成度、低功耗、低成本方向發(fā)展。同時，由于 FPGA 電路設(shè)計還具有成本低、工藝簡單且設(shè)計難度小等鮮明的優(yōu)點，使得越來越多的電路設(shè)計人員都選擇它作為實現(xiàn)電路設(shè)計的目標(biāo)。正是基于 FPGA 實現(xiàn)法具有的優(yōu)點，本設(shè)計決定采用基于 FPGA 實現(xiàn) TDC 的設(shè)計方案。 小結(jié) 在上文論述中可以發(fā)現(xiàn)，采用數(shù)字計數(shù)器的方法實現(xiàn)的 TDC 雖然能測量較大范圍的時間間隔，然而卻只能單純的靠提高晶振來實現(xiàn)分辨率的提高，這就直接加大了研發(fā)成本，且可行性小。同時，采用門延遲法對時間間隔進行測量也具有自身的優(yōu)缺點。這種方法可以實現(xiàn)分辨率達 1ns 的時間測量，但在測量范圍上也具有很大的局限性，不能 對大范圍的時間間隔進行測量。如何實現(xiàn)一個在保證很高分辨率的情況下，又能測量較大范圍的時間間隔的時間 數(shù)字轉(zhuǎn)換器？這成為了一個十分有意義的課題。本設(shè)計基于這個設(shè)計思想出發(fā)，同時采用數(shù)字計數(shù)器及門延遲技術(shù)，并基于 FPGA，設(shè)計出了一套既能滿足較大范圍內(nèi)的時間間隔測量，又能保證非常高分辨率（ 1ns）的 TDC 系統(tǒng)。 第二章 時間 數(shù)字轉(zhuǎn)換技術(shù)研究與分析 7 第三章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計 8 第三章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計 硬件系統(tǒng)總體設(shè)計 圖 31 給出的是硬件系統(tǒng)的設(shè)計框圖，設(shè)計以 FPGA 為核心，將各種功能的電子元件系統(tǒng)的設(shè)計到一起，最終完成時間 數(shù)字轉(zhuǎn)換功能。 下面簡單介紹一下各個模塊的功能： （ 1） 電源：為系統(tǒng)供電，保證工作正常進行； （ 2） 開關(guān)： start 開關(guān)和 stop 開關(guān)可以控制產(chǎn)生起始信號和停止信號； （ 3） CLK：為系統(tǒng)提供晶振，其頻率為 50MHz； （ 4） ROM：存儲數(shù)據(jù)， FPGA 從 ROM 中讀取所需要的數(shù)據(jù)進行計算； （ 5）管腳：作為一種輸出單元，程序中設(shè)定 特定的管腳作為輸出，可供其他元件從中獲取有用的信息，如示波器等； （ 6）示波器：將示波器與 指定的管腳相連，可以得出設(shè)計結(jié)果所給出的波形，以對系統(tǒng)進行檢測； （ 7）串口：通過串口，經(jīng) FPGA 處理后的數(shù)據(jù)可以被傳輸?shù)饺?PC 機、激光測距儀等其他計算器件，以實現(xiàn)各種與時間 數(shù)字轉(zhuǎn)換相關(guān)的功能。 圖 31 硬件系統(tǒng)總體設(shè)計圖 開發(fā)板介紹 根據(jù)硬件設(shè)計的要求，本設(shè)計采用如圖 32 所示的開發(fā)板。 FPGA ROM CLK 串口 PC 機 示波器 管腳 電源 start stop 第三章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計 9 圖 32 開發(fā)板圖 本開發(fā)板的核心為 EP2C5Q208C8N 芯片。同時包含電源管理模塊、 User LED、Reset 按鈕、 50MHz 時鐘、 Nor Flash、 SDRAM、擴展接口、 FPGAJTAG 接口以及 EPCS4 Config Device 等功能性模塊。開發(fā)板功能框圖如圖 33 所示。本文將對開發(fā)板幾個主要功能模塊進行介紹。 圖 33 開發(fā)板功能框圖 （ 1）電源管理接口：本開發(fā)板上的 FPGA 芯片在單獨使用時可接受 +5V 直流電電源管理模塊 User LED Reset 按鍵 50MHz 時鐘 Nor Flash SDRAM 擴展接口 EPCS4 Config Device Config Device FPGAJTAG接口 EP2C5Q208 第三章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計 10 壓，電壓適配器功率在 5V/1A 時最為理想。當(dāng)與其他模塊共同工作時，芯片上的電源管理模塊能將 5V 電壓分別轉(zhuǎn)換為其他模塊所需的電壓值。 （ 2） JTAG 調(diào)試接口：本接口既可以作為 FPGA 芯片的調(diào)試 /編程接口，又可以用于對其配置器件進行編程。板上的 JTAG 調(diào)試接口有 10 個針孔插座，如圖 34所示，每個針對應(yīng)的信號都不同。 圖 34JTAG 調(diào)試插座 表 1 給出了每個 JTAG 插座所對應(yīng)的信號的定義。 表 1 JTAG 插座信號定義對應(yīng)表 JTAG 插座 信號定義 1 TCK 2 GND 3 TDO 4 Vcc（ ） 5 TMS 6 / 7 / 8 TDI 9 GND 芯片介紹 FPGA 簡介及 Cyclone Ⅱ EP2C5Q208C8N 芯片概述 FPGA 即現(xiàn)場可編程邏輯器件，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。目前，全球知名的 FPGA 生產(chǎn)商有 Altera、 Xilinx、Actel 等公司。下面給出了常用的三種 FPGA 芯片圖片，如圖 35。 1 3 5 7 10 9 2 4 6 8 第三章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計 11 圖 35 FPGA 芯片圖片 本設(shè)計所采用的 FPGA 芯片為 Cyclone Ⅱ EP2C5Q208C8N，它具有 4,608個 LES， 2 個高性能 PLL， 13 個 1818 硬件乘法器以及多達 142 個用戶自定義IO。同時，它還提供了大容量的 SDRAM 和 Flash ROM 等存儲單元。所配備的標(biāo)準(zhǔn)的 間距的擴展插座可以方便的提供給用戶使用。 在電源方面，只需外接 DC5V 電源即可。本芯片不論在性能上還是系統(tǒng)靈活性上都很突出，所以，它既適合于資深的硬件工程師，又能被初學(xué)者所快速掌握。 Cyclone Ⅱ EP2C5Q208C8N 芯片的特點 1. 系用雙層 PCB 設(shè)計，高密度走線。電源和時鐘設(shè)計完善，性能穩(wěn)定可靠、結(jié)構(gòu)美觀。支持 FPGA 開發(fā)，提供引腳信息，預(yù)留 PLL 資源，支持?jǐn)U展設(shè)計； 2. 該核心板配置有 Flash 和 SDRAM，是一塊獨立的 SOPC 最小系統(tǒng)板，支持 SOPC 及 基于 Nios II 軟核處理器 的開發(fā)； 3. 核心板適合于產(chǎn)品原型的快速開發(fā)、學(xué)生參加各種電子設(shè)計大賽、學(xué)習(xí)FPGA 和 SOPC 設(shè)計技術(shù)等，亦可用于系統(tǒng)設(shè)計前期快速評估設(shè)計方案； 4. FPGA 的所有 I/O 口全部引出，均可用于擴展。 5. 性價比高， 針對學(xué)生用戶定價，讓更多的學(xué)生加入 FPGA 學(xué)習(xí)的行列。 FPGA 開發(fā)流程 FPGA 的設(shè)計包括軟件設(shè)計和硬件設(shè)計兩部分。設(shè)計思想是從系統(tǒng)級到功能模塊級的軟、硬件協(xié)同設(shè)計。 FPGA 的設(shè)計流程如圖 36 所示，一共包括 9 個模塊。下面分別對其中幾個模塊進行簡要介紹。 功能定義和器件選型 對 FPGA 進行設(shè)計時，必須考慮到系統(tǒng)的功能定義以及模塊的劃分。不同的模塊所需的資源及工作速度各有不同，對各模塊的器件選擇也應(yīng)不同。在設(shè)計時，一般采用自上而下的設(shè)計方法：將一個整體的系統(tǒng)劃分為若干個模塊單元，每個第三章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計 12 模塊單元又可以分為幾個基本單元，如此劃分下去，直到底層單元可以直接使用EDA 庫為止。 設(shè)計輸入 設(shè)計輸入的方式一般有采用硬件描述語言和使用原理圖輸入等方法。采用原理圖輸入的方法非常簡單，且易于仿真，但是其維護難度大且效率低，并且可移植性差。而采用硬件描述語言的設(shè)計優(yōu)點突出，它與芯片的工藝無關(guān)，便于模塊的劃分和一直，輸入效率高且具有很強的邏輯描述和仿真能力。 布局布線 布局布線的過程是利用工具將邏輯映射到目標(biāo)器件的結(jié)構(gòu)資源中，在布局布線時，可以選擇最佳的邏輯布局，使系統(tǒng)高效率的完成設(shè)計目標(biāo)。 圖 36 FPGA 設(shè)計流程圖 功能定義 /器件選型 設(shè)計輸入 功能仿真 綜合優(yōu)化 綜合后仿真 實現(xiàn)與布局布線 時序仿真 板級仿真與驗證 芯片編程與調(diào)試 靜態(tài)時序分析 邏輯仿真器 邏輯綜合器 邏輯仿真器 FPGA 廠家工具 邏輯仿真器 第三章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計 13 Quartus II 仿真平臺介紹 Quartus II 是一種可編程邏輯的設(shè)計環(huán)境，它具有強大的設(shè)計能力和直觀易用的接口，為用戶提供了一個完整的多平臺的開發(fā)環(huán)境。它包括 FPGA 設(shè)計階段所需要的設(shè)計輸入、邏輯綜合、布局布線、時序分析、仿真和編程下載等解決方案。借助 Quartus II 軟件，用戶可以方便的進行嵌入式軟件開發(fā)以及實現(xiàn)對可編程邏輯器件的設(shè)計。本文介紹了 Quartus II 軟件的設(shè)計輸入、項目的編譯及項目的仿真。 設(shè)計輸入 設(shè)計輸入包括創(chuàng)建工程、建立圖形設(shè)計文件、基于單元符號輸入和進行宏功能模塊的實例化等四個步驟。 （ 1）創(chuàng)建工程：一個 Quartus II 工程文件同時包含了設(shè)計文件、軟件源文件以及完成其他相關(guān)操作時所需要的相關(guān)文件。打開 Quartus II 軟件后，在文件菜單中，點擊 file，再選擇 New Project Wizard（創(chuàng)建工程向?qū)В?，會彈出如圖 37所示的對話框。在指定工程工作目錄、工程名、頂層設(shè)計文件名，并為設(shè)計中所需要的文件、庫、第三方 EDA 工具指定器件后，工程向?qū)o出一個總結(jié)，最終新工程創(chuàng)建完成。 圖 37 工程創(chuàng)建向?qū)υ捒? （ 2）建立圖形設(shè)計文件：在新工程被創(chuàng)建后，選擇 file 中的 New，可以新建設(shè)計文件類型選擇窗口。點選 Device Design files 頁面下的 Block Diagram/Schematic File， 點擊 OK 即可進行圖形設(shè)計文件輸入。 （ 3）基本單元符號輸入： Quartus II 軟件可以為用戶提供大量的基本單元符第三章 時間 數(shù)字轉(zhuǎn)換系統(tǒng)的硬件設(shè)計 14 號和宏功能模塊，設(shè)計者只需要在原理編輯器中直接調(diào)用即可。 （ 4）進行宏功能模塊實例化：本功能可以幫助用戶建立或修改包含自定義宏功能模塊變量的設(shè)計文件。 項目編譯 編譯器可以對項目進行檢查并完成邏輯綜合