【正文】 行讀操作； addr為操作碼； write_data為待寫數(shù)據(jù)； read_data保存了讀取到的時鐘數(shù)據(jù)； rst驅(qū)動 DS1302復(fù)位引腳； sclk為 DS1302的提供時鐘信號；SIO為輸入輸出口，驅(qū)動 DS1302數(shù)據(jù)端口。 圖 410 時鐘模塊 RTL 圖 南昌航空大學(xué)學(xué)士學(xué)位論文 23 讀寫時鐘芯片 如圖 410 所示，該模塊由 命令控制模塊和函數(shù)模塊組成。 時鐘模塊 時鐘模塊主要實現(xiàn)讀寫時鐘芯片 DS1302 和驅(qū)動數(shù)碼管顯示時鐘。 write_data 輸出作為點陣列驅(qū)動。 其中，輸入保存在 FIFO 中上位機發(fā)送的數(shù)據(jù)，上位機使用串口小助手發(fā)送數(shù)據(jù)，發(fā)送數(shù)據(jù)類型為十六進制，每次發(fā)送 8 位數(shù)據(jù)位。 圖 49 串口接收接口 南昌航空大學(xué)學(xué)士學(xué)位論文 22 串口接收數(shù)據(jù)處理 此模塊處理串口接收的十六進制數(shù)據(jù)，取模之后作 LED 點陣的列驅(qū)動，接收的數(shù)據(jù)顯示在 09 之間。讀完后自動加 1。 空標志： FIFO已空或?qū)⒁諘r由 FIFO的狀態(tài)電路送出的一個信號，以阻止 FIFO的讀操作繼續(xù)從 FIFO中讀出數(shù)據(jù)而造成無效數(shù)據(jù)的讀出（ underflow）。如一個 8位的 FIFO，若深度為 8，它可以存儲 8個 8位的數(shù)據(jù)，深度為 12 ，就可以存儲 12個 8位的數(shù)據(jù)。 FIFO的一些重要參數(shù) FIFO的寬度：也就是英文資料里?？吹降?THE WIDTH，它指的是 FIFO一次讀寫操作的數(shù)據(jù)位。然后該控制模塊就會將經(jīng) RX_Data反饋回來的數(shù)據(jù)緩沖至 FIFO模塊。 此 控制模塊一開始就 開啟 串口接收模塊 ，當串口接收模塊完成一次性的讀取操作以后，就會反饋數(shù)據(jù) RX_Data 和完成信號 RX_Done_Sig。當 RX_En_Sig拉高，這個模塊就開始工作，它將采集來自 RX_Pin_In的數(shù)據(jù)，當完成一幀數(shù)據(jù)接收的時候，就會產(chǎn)生一個高脈沖給 RX_Done_Sig。 rx_control_module模塊是核心控制模塊。然而，采集數(shù)據(jù)要求“在周期的中間”，那么結(jié)果是 2082 / 2 ，結(jié)果等于 1041。傳輸一位數(shù)據(jù)的周期是 。 當 rx_control_module 模塊拉高 Count_Sig, bps_module 模 塊經(jīng) BPS_CLK 對rx_control_module模塊產(chǎn)生定時。 rx_bps_module模塊是產(chǎn)生波特率定時的功能模塊。 圖 47 組合按鍵模塊 南昌航空大學(xué)學(xué)士學(xué)位論文 20 串口通信模塊 串口接收 模塊 如圖 48所示，串口接收模塊由電平檢測模塊、波特率定時模塊和接收控制模塊組成。 以下為五位組合按鍵模塊的實例化程序： module key_interface ( input CLK, input RSTn, input [4:0]Key_In, output [4:0]Key_Out )。 圖 45 列數(shù)據(jù)左移仿真波形 圖 46 一位按鍵模塊 南昌航空大學(xué)學(xué)士學(xué)位論文 19 （ 4） 10ms延遲模塊檢查到 L2H_Sig為高電平時， 就會利用 10ms過濾 H2L_Sig,然后拉低輸出。 （ 2） 10ms延遲模塊檢測到 H2L_Sig為高電平時，就會利用 10ms過濾 H2L_Sig，拉高 輸出。 按鍵模塊 一位按鍵模塊 debounce如圖 46所示，模塊包括電平檢查模塊和延遲模塊。移位速度為 1/20s，如圖 45所示，當 key_left鍵按下時， rdata=3239。 其中， key_left表示左鍵標志信號， key_right表示右鍵標志信號， key_stop為停止移位標志信號，在沒有讀取到按鍵時顯示方式為循環(huán)開簾和合攏。 列數(shù)據(jù)控制模塊 列數(shù)據(jù)控制模塊主要實現(xiàn)左右移動、開簾、合攏四種顯示方式的控制。移位時，首先啟動計數(shù)器 ，當每計滿 9， 999， 999（即）時，行數(shù)據(jù)移位一次。b1111_1111_1111_1110。靜態(tài)顯示時，只要進行逐行掃描，第 i位出現(xiàn)‘ 0’時，則選通第 i行。以下程序為此模塊的例化程序： module row_control( input clk, input rst, input key_up, input key_down, input key_stop, output [15:0] row_data )。同時 isdone產(chǎn)生一脈沖用于與其他模塊進行交互。b1111_1111_1111_1110時功能仿真波形如圖43所示，相隔 8個時鐘周期 ser更新一次數(shù)據(jù)，并且 sclk產(chǎn)生一脈沖將列數(shù)據(jù)移位一次。當輸入 data=3239。 以下代碼為 LED顯示模塊的端口例化程序： module displ_led( input clk, input rst, input [15:0] row_data, input [31:0] data, output rclk, output sclk, output ser, output AB, output s_clk, output isdone )。更新行數(shù)據(jù)最大周期 Tmax=1/50/16=。當完成 一行的掃描輸出一個脈沖信號isdone。 系統(tǒng)軟件總體結(jié)構(gòu) 圖 42 系統(tǒng) 軟件總體模塊結(jié)構(gòu) 南昌航空大學(xué)學(xué)士學(xué)位論文 16 LED 點陣顯示模塊 LED 點陣顯示驅(qū)動 LED點陣顯示模塊完成對行掃描和列選擇。它提供最友好的調(diào)試環(huán)境，是唯一的單內(nèi)核支持 VHDL 和Verilog 混合仿真的仿真器，是進行 FPGA/SOPC 設(shè)計的 RTL 級和門級電路仿真的首選。使用 Quartus II內(nèi)嵌的 SOPC Builder，配合 Nios II IDE 集成開發(fā)環(huán)境，可以開發(fā) Nios II 嵌入式軟核處理器 [2]。 Quartus II 可以利用第三方的綜合工具進行邏輯綜合，也可以利用第三方的仿真工具（如 Modelsim）進行仿真。 Quartus II 軟件含有 FPGA 和 CPLD 設(shè)計所有階段的解決方案，如圖 41所示。其中有許多語句，如 if語句、 case語句和 C語言中的對應(yīng)語句十分相似。Verilog適合系統(tǒng)級（ system）、算法級（ alogrithem）、寄存器傳輸級（ RTL）、邏輯級（ logic）、門級（ gata）、電路開關(guān)級（ switch）設(shè)計，而 SystemVerilog 是 Verilog語言的擴展和延伸，更適用于可重用的可綜合 IP和可重用的驗證用 IP設(shè)計，以及特大型（千萬門級以上）基于 IP的系統(tǒng)級設(shè)計和驗證。 Verilog是專門為復(fù)雜數(shù)字系統(tǒng)的設(shè)計仿真而開發(fā)的，本身就非常適合復(fù)雜數(shù)字邏輯電路和系統(tǒng)的仿真和綜合。 圖 316 時鐘電路 圖 317 數(shù)碼管顯示 南昌航空大學(xué)學(xué)士學(xué)位論文 14 第四章 基于 FPGA的 LED點陣顯示的軟件設(shè)計 Verilog HDL 編程語言及編譯器概述 Verilog HDL 語言綜述 FPGA的編程語言常用的有二種，一種是 VHDL，一種是 Verilog HDL。 9012 為 PNP 型三極管，當 SEL 端出現(xiàn)低電平時，數(shù)碼管被選通。本設(shè) 計采用共陽數(shù)碼管。電路如圖 316 所示。數(shù)據(jù)讀寫時序如圖 315 所示 。在控制字指令輸入后的下一個 SCLK 時鐘的上升沿時，數(shù)據(jù)被寫入 DS1302，數(shù)據(jù)輸入從最低位（ 0位）開始。 位 6：如果為 0，則表示存取日歷時鐘數(shù)據(jù)，為 1表示存取 RAM 數(shù)據(jù)； 位 5至位 1（ A4～ A0） ： 指示操作單元的地址； 位 0（最低有效位）：如為 0，表示要進行寫操作，為 1 表示進行讀操作。 DS1302 的控制字如圖 314。它不僅要向寄存器寫入控制字，還需要讀取相應(yīng)寄存器的數(shù)據(jù)。 （ 2） DS1302 有關(guān) RAM 的地址 DS1302 中附加 31 字節(jié)靜態(tài) RAM 的地址如圖 313 所示。在任何的對時鐘和 RAM 的寫操作之前， WP位必須為 0。當該位置為 1時，時鐘振蕩器停止， DS1302 處于低功耗狀態(tài)；當該位置為 0 時，時鐘開始運行。在 24小時模式時，位 5是第二個 10小時位。當為高時，選擇 12小時模式。 DS1302 有下列幾組寄存器： （ 1） DS1302 有關(guān)日歷、時間的寄存器共有 12 個，其中有 7 個寄存器（讀時 81h～8Dh，寫時 80h～ 8Ch），存放的數(shù)據(jù)格式為 BCD 碼形式，如圖 312 所示。 SCLK：串行時鐘，輸入； I/O：三線接口時的雙向數(shù)據(jù)線； CE：輸入信號，在讀、寫數(shù)據(jù)期間，必須為高。 南昌航空大學(xué)學(xué)士學(xué)位論文 10 ： Vcc1：主電源； Vcc2：備份電源。 DS1302 的外部引腳分配如圖 310所示及內(nèi)部結(jié)構(gòu)如圖 311所示 。工作電壓寬達 ～ 。 圖 39 放大電路 時鐘模塊 時鐘模塊包括時鐘芯片和時鐘顯示模塊。 圖 38 74HC164 引腳圖 （ 3）三極管 8550 8550 三極管是 PNP 型三極管，如 圖 39 所示，當 74HC164 發(fā)出低電平時，三極管 Q 導(dǎo)通， LED_H 輸出高電平。 如圖 38 所示：輸入 A、 B 在 SCK 時鐘脈沖作用下移入寄存器。移位寄存器有一個具備三態(tài)的總線并行 8 位輸出，當給 /G 端送低電平時，存儲寄存器的數(shù)據(jù)輸出到總線， 圖 36 8*8 點陣原理 南昌航空大學(xué)學(xué)士學(xué)位論文 9 電路中直接將此腳接 GND，表示直接輸出。如果兩個時鐘連在一起，則移位寄存器總是比存儲寄存器早一個脈沖，電路中，將兩個時鐘分開 圖 37引腳圖 控制，目的是先移好位，再存儲數(shù)據(jù)，這樣在移位的過程中， 可以保持輸出的數(shù)據(jù)。 如圖 37所示，移位寄存器和存儲器是不同的時鐘輸入。 主要 IC （ 1） 74HC595：硅結(jié)構(gòu)的 CMOS 集成電路， 兼容低電壓 TTL 電路。 LED 點陣驅(qū)動電路 驅(qū)動部分使用兩個帶存儲器的移位寄存器 74HC595 和兩個移位寄存器 74HC164 組成， 74HC595 負責(zé)列掃描數(shù)據(jù)， 74HC164 負責(zé)行掃描數(shù) 據(jù)。 8*8 點陣屏顯示原理是利用行列導(dǎo)通其中的 LED 來控制 64個 LED 的亮滅。使用 JTAG 時需要配合 USB Blaster 進行下載調(diào)試。 JTAG 下載接口 JTAG 下載接口電路如圖 35 所示， 用于調(diào)試 FPGA。 RS232 串口電路 FPGA 的電平為 TTL 電平 (即：高電平 — +,低電平 — 0V)，而計算機串口電平為 RS232 電平 (即：高電平 — 12V,低電平 — +12V),所以，計算機與單片機之間進行通訊時需要加電平轉(zhuǎn)換芯片。 串行通信電路 串行通信電路由 RS232 串口電路和 JTAG 接口電路組成。一次復(fù)位后產(chǎn)生一脈沖信號，下降沿時觸發(fā)芯片復(fù)位。當沒有按下時， KEY讀取到高電平。 電源接口及開關(guān)電路 如圖 31 所示，其中 F1為限流 的 F110 保險管 ,在電源的保護上起到了很大的作用。 時鐘操作可通過 AM/PM 指示決定采用 24 或 12小時格式 。 時鐘芯片 DS1302 是 DALLAS 公司推出的涓流充電時鐘芯片 ， 內(nèi)含有一個實時時鐘