freepeople性欧美熟妇, 色戒完整版无删减158分钟hd, 无码精品国产vα在线观看DVD, 丰满少妇伦精品无码专区在线观看,艾栗栗与纹身男宾馆3p50分钟,国产AV片在线观看,黑人与美女高潮,18岁女RAPPERDISSSUBS,国产手机在机看影片

正文內(nèi)容

基于fpga的led點(diǎn)陣顯示屏的設(shè)計(jì)_學(xué)士學(xué)位論文-閱讀頁(yè)

2025-07-26 21:26本頁(yè)面
  

【正文】 部連接好,電源和地是否有短 路,每個(gè)芯片插座的電源端是否都連接在一起,每個(gè)芯片插座的地端是否都連接在一起。要注意的是,電源和地一定不能短路。 第二步,檢測(cè) LED 點(diǎn)陣好壞。 第三步,斷開(kāi)電源線,把所有芯片全部插到芯片插槽中,接通電源,用手觸摸每塊芯片,看 是否發(fā)燙。 系統(tǒng)軟硬件聯(lián)調(diào) 第一步:連接好 LED 點(diǎn)陣模塊,將驅(qū)動(dòng)點(diǎn)陣顯示“好”字的程序下載到 FPGA 中,運(yùn)行程序。將電路板換成單片機(jī)控制來(lái)驅(qū)動(dòng)發(fā)現(xiàn)可以正常顯示,所以排除電路問(wèn)題。 第二步:將串口接收模塊下載到 FPGA 中,運(yùn)行程序。 第三步:將 LED 點(diǎn)陣顯示加上串口接收模塊的程序下載到 FPGA 中,通過(guò)串口小助手發(fā)送的十六進(jìn)制的數(shù)據(jù)在 LED 點(diǎn)陣屏上正常顯示。通過(guò)按鍵可以控制 led 燈的亮和滅,說(shuō)明按鍵模塊正確。同過(guò)按鍵可以改變 顯示方式。 第六步:將數(shù)碼管顯示程序下載到 FPGA 中,發(fā)現(xiàn)數(shù)碼管六位顯示數(shù)據(jù),但是顯示都是七段數(shù)碼管全部點(diǎn)亮,而且閃爍感強(qiáng)烈。 第七步:將時(shí)鐘顯示程序下載到 FPGA 中,發(fā)現(xiàn)數(shù)碼管六位顯示數(shù)據(jù)正常,但是顯示數(shù)據(jù)錯(cuò)位,推斷為程序中接口部分程序錯(cuò)誤,檢查后發(fā)現(xiàn)錯(cuò)誤,修改后能正常顯示時(shí)分秒數(shù)據(jù)并不斷更新。系統(tǒng)成功顯示。 其具體電路如圖 所示: 其中,左下邊一塊是時(shí)鐘顯示模塊電路與核心板,右邊兩塊 LED 點(diǎn)陣屏。雖然出現(xiàn)了一些問(wèn)題,但經(jīng)過(guò)老師的悉心指導(dǎo)和同學(xué)們的幫助,并結(jié)合學(xué)過(guò)的理論知識(shí),將出現(xiàn)的問(wèn)題一一解決。一個(gè)學(xué)期的畢設(shè),有成功,有失敗。這次畢業(yè)設(shè)計(jì)最大的收獲就是能夠?qū)W以致用,理論與實(shí)踐相結(jié)合,并能根據(jù)實(shí)踐加深對(duì)理論的理解,提高了自己發(fā)現(xiàn)問(wèn)題、分析問(wèn)題、解決問(wèn)題的能力,獲益匪淺。本次畢設(shè)只是起到拋磚引玉的作用。在這次課題的完成過(guò)程中,不僅加深了對(duì)已學(xué)專業(yè)理論知識(shí)的理解,而且還學(xué)到了許多新知識(shí),拓展了知識(shí)面,大大地提高了動(dòng)手、分析問(wèn)題能力和解決問(wèn)題的能力。 南昌航空大學(xué)學(xué)士學(xué)位論文 30 參考文獻(xiàn) [1].王蓉 ,劉玉玲 ,余飛鴻 .LED 光源照明微投影儀系統(tǒng)設(shè)計(jì) [J].光學(xué) 儀器 ,20xx ,28 (2):22. [2].王勇 .彩色顯像管對(duì)比度測(cè)試標(biāo)準(zhǔn) [J].真空電子技術(shù) ,20xx,3:43. [3].(美 ) 。 [7].梁志明 .基于 FPGA 的大屏幕全彩 LED 掃描控制器設(shè)計(jì) [J].北京 :液晶與顯示 20xx,4 [8].羅中華 .LED 信息顯示屏系統(tǒng)的設(shè)計(jì) [D].南昌 :南昌大學(xué)碩士論文 ,20xx [9].張建軍 ,陳鐘榮 .基于可編程邏輯器件的 LED顯示屏控制系統(tǒng)設(shè)計(jì) [J].北京 :液晶與顯示 ,20xx,21(4) [10].夏宇聞 .Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M].北京:北京航空航天大學(xué)出版社, 20xx [11].何立民 .單片機(jī)應(yīng)用系統(tǒng)設(shè)計(jì) [M].北京 :北京航空航天大學(xué)出版社 ,1990. [12].任曉東 .CPLD/FPGA 高級(jí)應(yīng)用開(kāi)發(fā)指南 [M].北京 :電子工業(yè)出版社 ,20xx. [13].鄭喜鳳 ,尹柱霞 ,嚴(yán)飛 .LED 顯示控制系統(tǒng)中 SDRAM 控制器的設(shè)計(jì) [J].液晶與顯示 ,20xx ,24 (3) :4232428. [14].張齊 ,鄭金輝 ,李登紅 ,等 .基于 FPGA 的 LED 顯示屏逐點(diǎn)檢測(cè)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[J]. 液晶與顯示 ,20xx,23(5):6052610. [15].郝亞茹 ,王瑞光 ,陳宇 ,等 .基于高效動(dòng)態(tài)內(nèi)存的 LED顯示系統(tǒng)設(shè)計(jì) [J].液晶與顯示 ,20xx,23(5):5822587. 南昌航空大學(xué)學(xué)士學(xué)位論文 31 致 謝 在本課題的整個(gè)設(shè)計(jì)制作過(guò)程中,得到了許多老師和同學(xué)的幫助,借此機(jī)會(huì)向他們表示誠(chéng)摯的謝意。在大半個(gè)學(xué)期里,徐老師帶著病痛堅(jiān)持每周找學(xué)生交流,耐心地指導(dǎo)我們,細(xì)心地幫助我們度過(guò)每一個(gè)問(wèn)題。雖然,徐老師的離去使我的心情低落了一段時(shí)間,但是他的那份執(zhí)著的精神,認(rèn)真的工作態(tài)度可能影響我一輩子。 同時(shí),感謝鄒瓊老師。從鄒老師那里學(xué)到的不僅僅是學(xué)術(shù)方面的知識(shí),更重要的是嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度,科學(xué)的分析問(wèn)題、解決問(wèn)題的思維方法。 還要感謝老師們?yōu)槲覀兊漠厴I(yè)設(shè)計(jì)提供了良好的設(shè)計(jì)環(huán)境和儀器設(shè)備。 最后,在我即將畢業(yè)之際對(duì)南昌航空大學(xué)信息工程學(xué)院所有老 師表示深深的謝意,在您們的指導(dǎo)下我學(xué)到了許多理論知識(shí),并在實(shí)踐性環(huán)節(jié)中不斷提升自己的動(dòng)手能力,形成了良好的分析問(wèn)題、解決問(wèn)題的能力,衷心感謝你們! 南昌航空大學(xué)學(xué)士學(xué)位論文 32 附 錄 附錄 A:原理圖 南昌航空大學(xué)學(xué)士學(xué)位論文 33 南昌航空大學(xué)學(xué)士學(xué)位論文 34 附錄 B: FPGA I/O 口分配表 南昌航空大學(xué)學(xué)士學(xué)位論文 35 附錄 C:代碼 主模塊 module dianzheng( input CLK, input RSTn, input RX_Pin_In, output AB, output s_clk, output ser, output sclk, output rclk, input [4:0] Key_In, output rst, output [7:0] smg_data, output [5:0] scan, output sclk_rtc, inout SIO )。 wire [31:0] rdata。 du_read u1( .CLK(CLK), .RSTn(RSTn), .du_data(rdata[15:0]), .isdone(isdone) )。 key_interface u2( .CLK(CLK), .RSTn(RSTn), .Key_In(Key_In), .Key_Out(Key_Out) )。 column_control u3( .clk(CLK), .rst(RSTn), .key_left(Key_Out[2]), .key_right(Key_Out[1]), .key_stop(Key_Out[0]), .rdata(rdata), .data(data) )。 row_control u4( .clk(CLK), .rst(RSTn), 南昌航空大學(xué)學(xué)士學(xué)位論文 36 .key_up(Key_Out[4]), .key_down(Key_Out[3]), .key_stop(Key_Out[0]), .row_data(row_data) )。 rtc_smg u6( .CLK(CLK), .RSTn(RSTn), .scan(scan), .smg_data(smg_data), .rst(rst), .sclk(sclk_rtc), .SIO(SIO) )。 /******************************/ wire [7:0]FIFO_Read_Data。 rx_interface U1 ( .CLK( CLK ), .RSTn( RSTn ), .RX_Pin_In( RX_Pin_In ), // input from top .Read_Req_Sig( Read_Req_Sig ), // input from U2 .FIFO_Read_Data( FIFO_Read_Data ), // output to U2 .Empty_Sig( Empty_Sig ) // output to U2 )。 wire [7:0]FIFO_Write_Data。 /******************************/ displ U3( .CLK(CLK), .RSTn(RSTn), .FIFO_Write_Data( FIFO_Write_Data ), .write_data(write_data), .isdone(isdone) )。 input CLK。 input RX_Pin_In。 /******************************/ reg H2L_F1。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin H2L_F1 = 139。 H2L_F2 = 139。 end else begin H2L_F1 = RX_Pin_In。 end 南昌航空大學(xué)學(xué)士學(xué)位論文 38 /***************************************/ assign H2L_Sig = H2L_F2 amp。 /***************************************/ Endmodule 波特率發(fā)生模塊 module rx_bps_module ( CLK, RSTn, Count_Sig, BPS_CLK )。 input RSTn。 output BPS_CLK。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) Count_BPS = 1239。 else if( Count_BPS == 1239。d0。b1。d0。d1041 ) ? 139。b0。 input CLK。 南昌航空大學(xué)學(xué)士學(xué)位論文 39 input H2L_Sig。 input RX_Pin_In。 output Count_Sig。 output RX_Done_Sig。 reg [7:0]rData。 reg isDone。d0。d0。b0。b0。d0 : if( H2L_Sig ) begin i = i + 139。 isCount = 139。 end 439。b1。d2, 439。d4, 439。d6, 439。d8, 439。b1。 end 439。b1。d11 : if( BPS_CLK ) begin i = i + 139。 end 439。b1。b1。b0。d13 : begin i = 139。 isDone = 139。 end endcase /********************************************************/ assign Count_Sig = isCount。 assign RX_Done_Sig = isDone。 /*************************************/ reg [1:0]i。 reg isRX。d0。b0。b0。b0。b1。b1。b1。b1。b1。b0
點(diǎn)擊復(fù)制文檔內(nèi)容
研究報(bào)告相關(guān)推薦
文庫(kù)吧 www.dybbs8.com
備案圖鄂ICP備17016276號(hào)-1