【正文】 ：延時(shí) k 個(gè)抽頭的輸入信號(hào)。 )1()( nkhnh ??? ( 3–2) )1()( nkhnh ???? ( 3–3) FIR 濾波器最基本的結(jié)構(gòu)是直接型，如圖 所示。 濾波 器系數(shù)的計(jì)算 目前， FIR 濾波器的主要設(shè)計(jì)方法是建立在對(duì)理想濾波器頻率特性做某種近似的基礎(chǔ)上的，這些近似方法有窗函數(shù)法、頻率抽樣法和最佳一致法。 本設(shè)計(jì)采用的設(shè)計(jì)方案是：設(shè)計(jì)一個(gè)輸入 8 位，輸出 8 位的 256 階線性相位FIR 濾波器， Fs 為 44kHz， Fc 為 ，采用直接型、奇對(duì)稱結(jié)構(gòu)方式，選擇海明窗完成，其輸入信號(hào)范圍為： [177。 濾波器系數(shù)量化 本系統(tǒng)將采用 FPGA 實(shí)現(xiàn)，但 FPGA 只適合處理二進(jìn)制 的整數(shù)，因此就存在一個(gè)將小數(shù)轉(zhuǎn)換為有限位二進(jìn)制整數(shù)的問(wèn)題，即有限字長(zhǎng)問(wèn)題，用有限字長(zhǎng)來(lái)表示輸入和輸出信號(hào)、濾波器系數(shù)以及算術(shù)運(yùn)算的結(jié)果。 (5)用軟件 /硬件來(lái)實(shí)現(xiàn) 包括選擇硬件和編寫程序并執(zhí)行該濾波，然后進(jìn)行實(shí)際系統(tǒng)的測(cè)試以驗(yàn)證其是否達(dá)到設(shè)計(jì)要求。在第三章已經(jīng)確定了 FIR 濾波器的實(shí)現(xiàn)方案，鑒于實(shí)現(xiàn)這一方案要用到查找表 結(jié)構(gòu)，所以選擇了具備查找表結(jié)構(gòu)的 FLEX 10K 元器件。 FIR 濾波器的總體結(jié)構(gòu) 設(shè)計(jì)的 FIR 濾波器可以分為以下三種模塊：寄存器模塊、加法器模塊、乘法器模塊。 PORT( clk : IN STD_LOGIC。 ELSIF clear=39。 END PROCESS。 圖 dff8 模塊的邏輯符號(hào) 寄存器的波形仿真如圖 所示。 本次設(shè)計(jì)采用的是并行加法器方式。 add_3:integer:=15。Din1(add_1)amp。 end if。 圖 寄存器的邏輯符號(hào) 模塊仿真波形如下圖 所示。 USE 。 END mult18。039。 else s3=(39。event and clk=39。 Mult_1 是輸入信號(hào) Din 的寬度， mult_2是輸出信號(hào) Dout 的寬度， 2 個(gè)參數(shù)的數(shù)據(jù)類型均為整數(shù)類型，后面的數(shù)據(jù)是對(duì)參數(shù)賦予的值，改變這個(gè)值就修改了參數(shù)。70， 0， 0， 0， 177。 (3) 利用 VHDL 設(shè)計(jì)，可重復(fù)配置 FPGA，系統(tǒng)易于維護(hù)和擴(kuò)展。 (3) 可編程門陣列發(fā)展日新月異，除了運(yùn)行速度大大提高，采用嵌入式處理器核 (如 aletar 的 nios 軟核和 ARM 硬核 )，高達(dá) 10M 字節(jié)的片上存儲(chǔ)器，千兆位級(jí)的串行收發(fā)器、硬連線的乘法器 (如 Viertxll 嵌入的 18 位乘法器能提供高達(dá)六千億次的乘法累加次數(shù) )等。本論文的完成，也有他們的一份辛勤汗水，在此謹(jǐn)向他們表示誠(chéng)摯的謝意和感激之情。 作者簽名： 日 期： 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 38 頁(yè) 共 36 頁(yè) 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。 ：任務(wù)書、開(kāi)題報(bào)告、外文譯文、譯文原文（復(fù)印件）。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定 ，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。對(duì)于他們?yōu)槲宜冻龅囊磺?，我將以認(rèn)真努力的工作和勤奮踏實(shí)的學(xué)習(xí)予 以回報(bào)！ 最后，向所有給予我關(guān)心和幫助的老師、親人、同學(xué)和朋友再次表示衷心的感謝！ 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 34 頁(yè) 共 36 頁(yè) 附錄 附錄 A 序列卷積示意圖 (a) 輸入序列 x(n) (b)單位脈沖響應(yīng)序列 h(n) (c)輸出序列 y(n) 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 35 頁(yè) 共 36 頁(yè) 附錄 B FIR 濾波器脈沖響應(yīng)、幅頻、相頻特性曲線 （ a） FIR 濾波器的沖激響應(yīng) (b)幅頻特性曲線 (c)相頻特性曲線 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 36 頁(yè) 共 36 頁(yè) 附錄 C 分布式算法的基本原理推導(dǎo)過(guò)程 由 ?? ???? ??1010Bb kbkk k xhy重新分別求和，其結(jié)果如下： ? ?? ?? ?? ?? ?? ? )1()1)(1()1()1(22)1(11)1(0011)1()1(21211101000)1()1(202101000)1()1)(1(22)1(11)1(00)1()1()1()1(12121110101)1()1(02021010000222222222222222?????????????????????????????????????????????????????????????????????????????????BBKKBBBKKKKBBKKKKKBBBBxhxhxhxhxhxhxhxhxhxhxhxhxxxxhxxxxhxxxxhy???????? 可表示成如下形式： kbkk kBbb xhy ?? ?? ????1010 2 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 37 頁(yè) 共 36 頁(yè) 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。(2)： 57— 60. [9] 王新剛 ,楊家瑋 . 李建東 ,基于 FPGA高效實(shí)現(xiàn) FIR濾波器的研究 [J],西安電子科技大學(xué)信息科學(xué)研究所 ,20xx. [10] 趙金憲 ,吳三 ,王乃飛 .基于 FPGA并行分布式算法的 FIR濾波器的實(shí)現(xiàn)[M],(黑龍江科技學(xué)院電氣與信息工程學(xué)院，哈爾濱 , [11] 潘松，黃繼業(yè)，王國(guó)棟．現(xiàn)代 DSP技術(shù)．西安：西安電子科技大學(xué)出版社，20xx： 163— 186 [12] Hartley R． Sub expression Sharing in Filters Using Canonic Signed Digital Multiplier[J]， IEEE Transactions on Circuits and Systems II，1996， 30(10)： 677~88． [13] Goodman D J， Carry M J． Nine Digital Filters for Decimation and 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 32 頁(yè) 共 36 頁(yè) Interpolation[J]． IEEE Transactions on Acoustics。 (2) 對(duì)分布式算法進(jìn)行了一些的討論，在闡述算法原理的基礎(chǔ)上，分析了利用 FPGA 特有的查找表結(jié)構(gòu)完成這一運(yùn)算 的方法，解決了常系數(shù)乘法運(yùn)算硬件實(shí)現(xiàn)問(wèn)題。且波形基本沒(méi)有毛刺，設(shè)計(jì)完全符合設(shè)計(jì)要求。 圖 乘法模塊 mult18 邏輯符號(hào) 乘法器模塊的波形仿真如圖 所示。 END PROCESS。s2(mult_3 DOWNTO 1))。039。 BEGIN P1:process(Din) BEGIN s1(mult_1 DOWNTO 4)=Din。 mult_4:=12)。 下例為乘 18 電路設(shè)計(jì)，算法： 18=16+2，實(shí)現(xiàn)輸入帶符號(hào)數(shù)據(jù)與固定數(shù)據(jù)兩個(gè)二進(jìn)制數(shù)的乘法運(yùn)算。從語(yǔ)句 “ENTITY add121616 IS”開(kāi)始到 “END add121616”為止是實(shí)體說(shuō)明語(yǔ)句，在add121616 模塊功能的實(shí)體說(shuō)明程序段中定義了 4 個(gè)端口， 4 個(gè)端口中包含 1 個(gè)時(shí)鐘信號(hào)， 2 個(gè)信號(hào)輸入端口， 1 個(gè)信號(hào)輸出端口。 PROCESS(Din1,Din2,clk) BEGIN if clk39。 Dout:out signed (add_3 downto 0))。 USE 。 多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位。 std_logic、 std_logic_vector 是 IEEE 定制的標(biāo)準(zhǔn)化數(shù)據(jù)類型。139。 END dff8。 此模塊程序如下： LIBRARY IEEE。在設(shè)計(jì)處理過(guò)程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)進(jìn)行適配，最后產(chǎn)生編程用的編程文件。 12)(_2/ ????? Bbo u tta b leyy ( 4–4) L U T累加器寄存器2 1t a b l e _ o u tX0 ( B 1 )X1 ( B 1 )X( k 1 ) ( B 1 )………X0 1X1 1X( k 1 ) 1X0 0X1 0X( k 1 ) 0… … … …位 移 寄 存 器Y 圖 DA 算法結(jié)構(gòu)圖 FPGA 設(shè)計(jì)流程 確定了濾波器的實(shí)現(xiàn)方案后，就可以借助 FPGA 來(lái)設(shè)計(jì)了。在設(shè)計(jì)中采用模塊化、參數(shù)化設(shè)計(jì)方法，簡(jiǎn)化了設(shè)計(jì)過(guò)程，并將設(shè)計(jì)結(jié)果進(jìn)行了仿真驗(yàn)證。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 14 頁(yè) 共 36 頁(yè) 圖 濾波器系數(shù)量化 量化后可得 FIR 濾波器的參數(shù)為： [12 18 13 29 13 52 14 162 242 162 14 52 13 29 13 18 12] 設(shè)計(jì)步驟 根據(jù)以上分析，濾波器的理論設(shè)計(jì)部分可以概括為以下 5 個(gè)步驟，用圖 加以總結(jié)說(shuō)明： (1)規(guī)范設(shè)計(jì)要求 這一步驟包括濾波器類型 (如低通濾波器 )的確定，期望的幅度和相位響應(yīng)和可接受的容差，以及確定抽樣頻率和輸入數(shù)據(jù)的字長(zhǎng)。70， …] ，利用 MATLAB 設(shè)計(jì)計(jì)算濾波器系數(shù)如下： FIR 濾波器參數(shù)設(shè) 置，因?yàn)槭?25