【正文】 ..................... 44 附錄 B：譯文 ....................................................... 51 附錄 C: VHDL 源程序 .............................................. 56 北方民族大學學士學位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 8 前 言 EDA 技術(shù)及嵌入式系統(tǒng)已取得了巨大發(fā)展。 現(xiàn)代社會，以計算機技術(shù)為核心的信息技術(shù)迅速發(fā)展，以及信息的爆炸式增長，人類獲得的視覺信息很大部分是從各種各樣的電子顯示器件上獲得的，對這些顯示器件的要求也越來越高。 FPGA(Field Programmable Gate Array)具有功能強大、集成度高、靈活性好、速度快、高穩(wěn)定性和易于實現(xiàn)復(fù)雜邏輯功能等優(yōu)點 。 涉密論文按學校規(guī)定處理。對本文的研究做出重要貢獻的個人和集體，均已在文中以明確方式標明。對本研究提供過幫助和做出過貢獻的個人或集體，均已在文中作了明確 的說明并表示了謝意。盡我所知，除文中特別加以標注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機構(gòu)的學位或?qū)W歷而使用過的材料。除了文中特別加以標注引用的內(nèi)容外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。本人授權(quán) 大學可以將本學位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學位論文。 隨著大容量可編程邏輯器件的不斷涌現(xiàn)， FPGA 技術(shù)越來越多地應(yīng)用在大規(guī)模集成電路的設(shè)計中。它作為 SOC 和 PLD/FPGA相結(jié)合的一項綜合技術(shù)，集合了兩者的優(yōu)點，適合于兩者的應(yīng)用領(lǐng)域。 本文利用 VHDL 硬件描述語言設(shè)計了液晶顯示 控 制器，實現(xiàn)了替代專用集成電路驅(qū)動控制 LCD 的作用。 通過 使用 可編程邏輯器件， 嵌入式系統(tǒng) 開發(fā)商不但能提高系統(tǒng)的整體性能，而且能夠從可編程邏輯器件原本就具備的開發(fā)時間短、上市快的特點受益。使用 FPGA 來設(shè)計一個嵌入式 LCD 顯示控制器來進一步降低成本和功耗具有顯著的實際意義。使用模塊化設(shè)計，降低了對目標硬件器件的依賴。 分頻模塊 在接口電路中，時鐘信號的作用至關(guān)重要。然后讓兩個內(nèi)部信號相與，則得到半個時鐘周期的一個高電平，再讓這個信號與另一個信號相或，就得到占空比為 50%的輸出時鐘。 顯示模塊 北方民族大學學士學位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 10 顯示數(shù)值由顯示控制單元外部的其它模塊提供，將數(shù)值 的個位，十位百位等分別傳送。這些狀態(tài)包括初始等待，液晶顯示功能設(shè)置， DDRAM 地址設(shè)定，文字數(shù)值信息傳輸?shù)鹊?。綜合器在工作前 ，必須給定所要實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。適配所選定的目標器件（ FPGA/CPLD 芯片）必須屬于在綜合器中已指定的目標器件系列。完成設(shè)計描述后即可通過編譯器進行排錯編譯，變成特定的文本格式，為下一步的綜合做準備 。 行為仿真和功能仿真。利用 FPGA/CPLD 布局布線適配器將綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。該不妨真實接近真實器件運行的方針，仿真過程已將器件的硬件特性考慮進去了，因此仿真精度要高的多。 FPGA（ Field Programmable Gate Array） 即現(xiàn)場可編程門陣列 ,它是在 PAL、GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。用戶可以根據(jù)不同的配置模式 ,采用不同的編程方式。當需要修改 FPGA 功能時 ,只需換一片 EPROM 即可。主從模式可以支持一片 PROM 編程多片 FPGA。它的主要是應(yīng)用在數(shù)字電路的設(shè)計中。綜合的目的是在于將設(shè)計的源文件由語言轉(zhuǎn)換為實際的電路。這一步主要是為了確定你的設(shè)計在經(jīng)過布局布線之后，是 否 滿足你的設(shè)計要求。 3. Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。 北方民族大學學士學位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 15 第二章 基于 Nios的 SOPC 設(shè)計 SOPC ( System On Programmable Chip ) 即可編程的片上系統(tǒng)，或者 說是基于大規(guī)模 FPGA 的單片系統(tǒng)。 SOPC 技術(shù)主要是指面向單片系統(tǒng)級專用集成電路設(shè)計的計算機技術(shù)，與傳統(tǒng)的專用集成電路設(shè)計技術(shù)相比，其特點有 [17]： ● 設(shè)計全程，包括電路系統(tǒng)描述、硬件設(shè)計、仿真測試、綜合、調(diào)試、系統(tǒng)軟件設(shè)計，直至整個系統(tǒng)的完成，都有計算機進行。 SOPC 設(shè)計包括以 32 位 Nios 軟核處理器為核心的嵌入式系統(tǒng)的硬件配置、硬件設(shè)計、硬件仿真、軟件設(shè)計、軟件調(diào)試等。在設(shè)計規(guī)劃后，分為硬件開發(fā)與軟件開發(fā)兩個流程。 系統(tǒng)開發(fā)概述 系統(tǒng)硬件開發(fā)流程 Nios 嵌入式處理器是 FPGA 生產(chǎn)廠商 Altera 推出的軟核（ Soft Core） CPU,是一種面向用戶的，可以靈活定制的通用 RISC( 精簡指令集架構(gòu) )嵌入式 CPU。 第一階段 :系統(tǒng)分析階段。這個階段主要借助 SOPC Builder 和 Quartus 這兩種開發(fā)工具來完成。使用 Quartus 對整個硬件設(shè)計文件進行編譯，得到 FPGA 的硬件配置文件。一般地，進行 Nios 軟件開發(fā)都是在該 SDK 目錄環(huán)境下進行開發(fā)的。編譯后生成的二進制代碼保存為 Srecord 格式文件（后綴名為 .srec） ，另外也生成包含調(diào)試信息的代碼文件（后綴名為 .out）。 Nios 開發(fā)板一般將 STDIO 指向到一個串口或Nios OCI 調(diào)試器模塊，并將 niosrun 所在的控制臺窗口作為消息顯示終端。在開發(fā)板上一般使用片外或片內(nèi)存儲器來存儲非易失性代碼。 如果程序代 碼比較小，那么就可以將其放入 Cyclone 芯片的片內(nèi)存儲器中，Nios 硬件開發(fā)人員在 SOPC Builder 環(huán)境下，通過為片內(nèi) RAM 或 ROM 指定初始化文件將程序代碼放進片內(nèi)存儲器中。 第四階段 :設(shè)計驗證及修正。 ? 具有 16 位和 32 位兩種可自由選擇的體系結(jié)構(gòu)。 表 Nios 內(nèi)核參數(shù) Nios 內(nèi)核參數(shù) Nios CPU 參數(shù) 32 位 Nios CPU 16 位 Nios CPU 數(shù)據(jù)總 線寬度 (bits) 32 16 ALU 寬度 (bits) 32 16 地址總線寬度 (bits) 32 16 指令大小 (bits) 16 16 北方民族大學學士學位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 20 . NiosⅡ 微處理器的應(yīng)用領(lǐng)域 隨著嵌入式處理器在系統(tǒng)設(shè)計中發(fā)揮越來越大的作用， FPGA 供應(yīng)商也致力于客戶提供這方面的支持， NoisⅡ處理器可應(yīng)用于多種場合，主要包括以下方面 ： ? 消費類電子產(chǎn)品 ： NiosⅡ技術(shù)可以應(yīng)用在目前流行的機頂盒，等離子體顯示器， HDTV， DVD 播放器等應(yīng)用中。 ? 工業(yè)控制領(lǐng)域：工廠自動化，工藝控制，網(wǎng)絡(luò)測試設(shè)備。顯示信息量大 。事實上， LCD 是世界上各種顯示器件中發(fā)展最快、應(yīng)用最廣、最有前途的顯示器件之。 北方民族大學學士學位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 22 圖 321 八段液晶顯示電極結(jié)構(gòu)圖 我們在背電極 BP 上施加一個正脈列，在需要顯示的像素段電極上加入與背電極脈沖相位差為 180 度的等幅正脈列，于是在該像素上產(chǎn)生 +5V 或者 5V 的顯示驅(qū)動脈沖序列 。并且將這個脈沖序列接到異或電路的一個輸入端，而電路另一個輸入端就是控制電路輸出，這里記為 A，異或電路電路的輸出接到像素的段電極SGE 上。把縱向一組顯示像素的段電極連在一起引出稱之電極，又稱列電極，用 SGE表示。我們把液晶顯示的掃描驅(qū)動方式稱為動態(tài)驅(qū)動法，亦稱多路尋址驅(qū)動法 液晶顯示及其控制驅(qū)動機在一幀中每一行的選擇時間是均等的。比如說同樣的 320*240 像素，或者 640*480 像素的液晶屏，們都可以找到單屏掃描或者雙屏掃描的屏，但是雙屏掃描的屏往往具有更高示對比度和亮度，顯示效果要好 [4]。邏 輯電路部分是以鎖存器和移位寄存器為中邏輯電路組成，邏輯電路部分完成驅(qū)動控制信號 — 顯示數(shù)據(jù)的傳輸，保制電平的轉(zhuǎn)換。驅(qū)動器的工作原理為 :移位寄存器在移位脈沖 CP 的作用下將顯據(jù)移位傳輸，在傳輸完一行的數(shù)據(jù)之后， LP 脈沖的觸發(fā)下，將移位寄存器的鎖存到鎖存器中以控制驅(qū)動電路的開關(guān)狀態(tài)，同時在 LP 的作用下，行驅(qū)動 器的寄存器內(nèi)數(shù)據(jù)移動一位，并在緊接的 CP 作用下 (作為鎖存信號 )進入鎖存器內(nèi)新掃描行。其二，在計算機系統(tǒng)包種各樣的微機系統(tǒng)，液晶控制器是一種專業(yè) CI 芯片，專用于計算機與液晶顯示的接口 . 控制器接受計算機的直接操作，并可以脫機獨立控制液晶顯示驅(qū)動系從 而解北方民族大學學士學位論文 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 LCD 顯示控制器 25 除了計算機在顯示上的繁瑣工作 .計算機通過對液晶顯示控制器的操現(xiàn)了對液晶顯示驅(qū)動掃描時序的設(shè)置和顯示數(shù)據(jù)的寫入，從而完成對液晶器件顯示的操作。增加了振和時序發(fā)生器 。液晶控制器的原理框圖如圖 331 所示。另一個是數(shù)據(jù)通道，即數(shù)據(jù)緩沖器，它由數(shù)據(jù)輸入寄存器和寄存器組成，數(shù)據(jù)輸入寄存器用來接收計算機發(fā)來的指令參數(shù)和顯示數(shù)據(jù)輸出寄存器用來將顯示存儲器的數(shù)據(jù)和可讀參數(shù)寄存器的數(shù)據(jù)送到微處理數(shù)據(jù)總線上，供微處理器讀取。時序發(fā)生器產(chǎn)生基準時鐘提供給顯示時序電路，顯示時序電路產(chǎn)生顯示時序脈沖序列提供給驅(qū)動部。 LP— 數(shù)據(jù)鎖存信號，在一行數(shù)據(jù)移位到位之后，這個信號將這些數(shù)據(jù)寄存器中，實現(xiàn)一行的顯示。不過在這一點上不同液晶控制器也有很大的不同?？刂撇坎倏v著顯示功能，文本顯 示方式，圖形顯示方式，圖文合成顯示方式等。光標發(fā)生器由光標形狀寄存器、光標控制器和光標地址計數(shù)器組成。它的特點是內(nèi)置 64 64 位的顯示存儲器，顯示屏上各像素點的顯示狀態(tài)與顯示存儲器的各位數(shù)據(jù) — 一對應(yīng)，顯示存儲器的數(shù)據(jù)直接作為圖形顯示的驅(qū)動信號。擁有 64 64位（ 512 字節(jié)）的顯示存儲器，其數(shù)據(jù)直接作為顯示驅(qū)動信號。 64 路列驅(qū)動輸出。低功耗，在顯示期間功耗最大為２ mW。 CS１ CS２ GDM12864A 0 0 禁止使用 0 1 左區(qū) 1 0 右區(qū) 1 1 未選 2. 864A 圖形液晶顯示模塊的軟件特性 了解 GDM12864A 圖形液晶顯示模塊的電路特性后，要使用 GDM12864A 圖形液晶顯示模塊還需要熟悉其軟件特性，即 GDM12864A 的指令功能，才能很好地應(yīng)用圖形液晶顯示模塊。下面詳細解釋各個指令的功能： HD61202 操作流程圖 ● 讀狀態(tài)字（ Status Read） RS R/W DB7 DB7 DB5 DB4 DB3 DB2 DB1 DB0 0 1 BUSY O ON／ OFF RESET 0 0 0 0 狀態(tài)字是計算機了解 GDM12864A 當前狀態(tài)的唯一的信息渠道。 BUSY＝ 0表示 GDM12864A 接口控制電路已 處于“準備好”狀態(tài)，等待計算機的訪問。當 RST 為低電平狀態(tài)時， GDM12864A 處于復(fù)位工作狀態(tài)， RESET=1。因此計算機在每次對 GDM12864A 操作之前，都要讀出狀態(tài)字判斷 BUSY 是否為“ 0”。當 D=1為開顯示設(shè)置，顯示數(shù)據(jù)鎖存器正常工作，顯示屏上呈現(xiàn)所需的顯示 效果。 HD612O2U有 64行顯示的管理能力，該指令中 L5～ LO 為顯示起始行的地址，取值在 O～ 3FH（ 1～ 64 行）范圍內(nèi)，它規(guī)定了顯示屏上最頂一行所對應(yīng)的顯示存儲器的行地址。該指令規(guī)定了以后的讀／寫操作將在哪一個頁面上進行。 ● 寫顯示數(shù)據(jù)（ Write Display Data） RS R/W DB7 DB7 DB5 DB4 DB3 DB2 DB1 DB0 顯 示 數(shù) 據(jù) 該操作將 8 位數(shù)據(jù)寫入先前已確定的顯示存儲器的單元內(nèi)。 62 63 0 1 。在無主控輸入時，應(yīng)有一個靜態(tài)顯示，表示其正?？捎谩?FPGA 不能實現(xiàn)外部器件的功能，如喇叭。它只能實現(xiàn)一個外部接口模塊，它能向液晶顯示器件輸出信號。其系統(tǒng)設(shè)