【正文】 總之，通過這次課設，使我收獲了很多，也懂得了許多。其次就是對FIR濾波器知識方面的，雖然大三學過數(shù)字信號處理，但那時老師只是講了一些基本知識，由于這部分知識很抽象，難度很大，所以當時也沒學好，經(jīng)過這次課設，我又從新翻閱了以前的課本，細細品味了這方面的知識，然后才開始這次的設計，使我對這樣抽象的知識有了更直觀的認識，以前只是老師在上面講，對其為什么這樣做并不知道，但通過這次的課設，我弄清了原因，所以真信感謝這次課設，使我鞏固了以前的很多知識。總的來說有以下幾點。但總體來說這次設計還是成功的。圖 544 用conv函數(shù)后結(jié)果圖截成高十位輸出結(jié)果如圖545所示圖545 截成高十位輸出結(jié)果由以上仿真結(jié)果對比可知，在截短前的濾波器輸出和matlab卷積乘結(jié)果完全一致，濾波器功能完好。其中clk和rst信號采用了總線名稱的連接方式。程序編譯后就可進行仿真，仿真結(jié)果如圖540所示：圖540 乘499電路結(jié)果仿真圖由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖541所示。 END PROCESS。 THEN Dout=s5。EVENT AND clk=39。 END PROCESS。s4(10 DOWNTO 0))。s2(13 DOWNTO 0))(1111111amp。amp。 ELSE s5=(39。s3(12 DOWNTO 0))(000000000amp。s1(18 downto 0))(000000amp。039。039。 s4=Din。 s3=Dinamp。 s2=Dinamp。BEGIN A1:PROCESS(Din,s1,s2,s3,s4) BEGIN s1=Dinamp。SIGNAL s4 : SIGNED (10 DOWNTO 0)。SIGNAL s2 : SIGNED (13 DOWNTO 0)。END mult499。 Din : IN SIGNED (10 DOWNTO 0)。USE 。圖539 乘401電路元件圖⑻ 乘499電路設計：由分析可寫出如下程序：LIBRARY ieee。END mult401。 END IF。139。 A2: PROCESS(clk,s5) BEGIN IF clk39。 END IF。s3(14 DOWNTO 0))+(111111111amp。s1(18 downto 0))(11amp。139。s4(10 DOWNTO 0))。s2(17 DOWNTO 0))+(00000amp。amp。) THEN s5=(39。 IF (Din(10)=39。0000。0000000。000000000。SIGNAL s5 : SIGNED (19 DOWNTO 0)。SIGNAL s3 : SIGNED (14 DOWNTO 0)。ARCHITECTURE mult401 OF mult401 ISSIGNAL s1 : SIGNED (19 DOWNTO 0)。 Dout : OUT SIGNED (19 DOWNTO 0))。ENTITY mult401 ISPORT( clk : IN STD_LOGIC。USE 。程序編譯后就可進行仿真，仿真結(jié)果如圖536所示：圖 536 乘239電路結(jié)果仿真圖由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖537所示。 END PROCESS。 THEN Dout=s4。EVENT AND clk=39。 END PROCESS。s3(10 DOWNTO 0))。s1(17 downto 0))(1111amp。139。s3(10 DOWNTO 0))。s1(17 downto 0))(0000amp。039。039。 s3=Din。 s2=Dinamp。BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Dinamp。SIGNAL s3 : SIGNED (10 DOWNTO 0)。ARCHITECTURE mult239 OF mult239 ISSIGNAL s1 : SIGNED (18 DOWNTO 0)。 Dout : OUT SIGNED (18 DOWNTO 0))。ENTITY mult239 ISPORT( clk : IN STD_LOGIC。USE 。程序編譯后就可進行仿真，仿真結(jié)果如圖534所示：圖534 乘70電路結(jié)果仿真圖由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖535所示。 END PROCESS。 THEN Dout=s4。EVENT AND clk=39。 END PROCESS。s3(11 DOWNTO 0))。s1(16 downto 0))+(11111amp。139。s3(11 DOWNTO 0))。s1(16 downto 0))+(00000amp。039。039。039。 s3=Dinamp。 s2=Dinamp。BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Dinamp。SIGNAL s3 : SIGNED (11 DOWNTO 0)。ARCHITECTURE mult70 OF mult70 ISSIGNAL s1 : SIGNED (16 DOWNTO 0)。 Dout : OUT SIGNED (17 DOWNTO 0))。ENTITY mult70 ISPORT( clk : IN STD_LOGIC。USE 。程序編譯后就可進行仿真，仿真結(jié)果如圖532所示：圖 532 乘54電路結(jié)果仿真圖由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖533所示。 END PROCESS。 THEN Dout=s4。EVENT AND clk=39。 END PROCESS。s3(11 DOWNTO 0))。s1(15 downto 0))(11amp。139。s3(11 DOWNTO 0))。s1(15 downto 0))(00amp。039。039。039。 s3=Dinamp。 s2=Dinamp。BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Dinamp。SIGNAL s3 : SIGNED (11 DOWNTO 0)。ARCHITECTURE mult54 OF mult54 ISSIGNAL s1 : SIGNED (16 DOWNTO 0)。 Dout : OUT SIGNED (16 DOWNTO 0))。ENTITY mult54 ISPORT( clk : IN STD_LOGIC。USE 。程序編譯后就可進行仿真，仿真結(jié)果如圖530所示：圖 530 乘106電路結(jié)果仿真圖由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖531所示。 END PROCESS。 THEN Dout=s5。EVENT AND clk=39。 END PROCESS。s4(11 DOWNTO 0))。s2(15 DOWNTO 0))+(1111amp。amp。 ELSE s5=(39。s3(13 DOWNTO 0))+(000000amp。s1(16 downto 0))+(00amp。039。039。039。 s4=Dinamp。 s3=Dinamp。 s2=Dinamp。BEGIN A1:PROCESS(Din,s1,s2,s3,s4) BEGIN s1=Dinamp。SIGNAL s4 : SIGNED (11 DOWNTO 0)。SIGNAL s2 : SIGNED (15 DOWNTO 0)。END mult106。 Din : IN SIGNED (10 DOWNTO 0)。USE 。圖 529 乘88電路元件圖⑶乘106電路設計：由分析可寫出如下程序：LIBRARY ieee。END mult88。 END IF。139。 A2: PROCESS(clk,s4) BEGIN IF clk39。 END IF。s2(14 DOWNTO 0))+(1111amp。amp。 ELSE s4=(39。s2(14 DOWNTO 0))+(0000amp。amp。) THEN s4=(39。 IF (Din(10)=39。 s3=Dinamp。 s2=Dinamp。BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Dinamp。SIGNAL s3 : SIGNED (13 DOWNTO 0)。ARCHITECTURE mult88 OF mult88 ISSIGNAL s1 : SIGNED (16 DOWNTO 0)。 Dout : OUT SIGNED (17 DOWNTO 0))。ENTITY mult88 ISPORT( clk : IN STD_LOGIC。USE 。程序編譯后就可進行仿真，仿真結(jié)果如圖526 所示：圖 526 乘31電路結(jié)果仿真圖由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖527所示。 END PROCESS。 THEN Dout=s3。EVENT AND clk=39。 END PROCESS。s2(10 DOWNTO 0))。amp。 ELSE s3=(39。s1(14 downto 0))(00000amp。039。039。 s2=Din。BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Dinamp。SIGNAL s2 : SIGNED (10 DOWNTO 0)。END mult31。 Din : IN SIGNED (10 DOWNTO 0)。USE 。具體如下：⑴乘31電路設計： 由分析可寫出如下程序：LIBRARY ieee。算法：其中帶負號數(shù)先乘去負號的整數(shù)部分，在后面的求和中做減法運算。將常系數(shù)分解成幾個2的冪的和形式，然后再分別進行運算。當?shù)竭_時鐘上升沿時，將兩數(shù)輸入，運算并輸出結(jié)果。程序編譯后就可進行仿真，仿真結(jié)果如圖524 所示：圖 524 106和54的減法器結(jié)果仿真圖由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖525 所示。 END PROCESS。 THEN Dout=s2Din1s1。event and clk=39。)。SIGNAL s2: signed(18 downto 0):=(OTHERS=39。ARCHITECTURE sub1065417 of