【正文】 u5:reg port map(xin=s,clk=clk,yout=yout)。 begin u1:shiftreg port map(xin=xin,clk=clk,a0=a0,a1=a1, a2=a2,a3=a3,a4=a4,a5=a5,a6=a6,a7=a7,b0=b0,b1=b1,b2=b2,b3=b3,b4=b4,b5=b5,b6=b6,b7=b7)。 signal s: std_logic_vector (23 downto 0)。 ponent shiftreg is 并行延時(shí) port (xin: in std_logic_vector (7 downto 0) 。 ponent shiftadd is 移位相加 port(z0,z1,z2,z3,z4,z5,z6,z7:in std_logic_vector(12 downto 0)。 architecture arc of filter is ponent reg is port (xin: in std_logic_vector (23 downto 0)。 entity filter is port(xin:in std_logic_vector(7 downto 0)。 h=real(ifft(H,N))。 k1=0:floor((N1)/2)。 wl=(2*pi*n/N)。 MATLAB 程序如下： N=21。 hd=sin(Wc*(na+eps))./(pi*(na+eps))。 N=ceil(*pi/B)+1。 coe_low_pass=round(a*1024)； clear all。本文引用了數(shù)位學(xué)者的研究文獻(xiàn)，如果沒(méi)有各位學(xué)者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的寫(xiě)作。在逐步的努力下，我掌握了整個(gè)設(shè)計(jì)的基本框架與系統(tǒng)理論。整個(gè)設(shè)計(jì)使我主要對(duì) FPGA 技術(shù)有了一個(gè)較為充分的學(xué)習(xí)與探究，以及對(duì)于其發(fā)展趨勢(shì)有了一個(gè)全方面的認(rèn)識(shí)。最后就可以利 用 SignalTap II Logic Analyzer 觀察 FPGA內(nèi)部信號(hào)并驗(yàn)證設(shè)計(jì)的正確性了。首先要將仿真中用到的 FIR 濾波器模型進(jìn)行調(diào)整。 在本文中對(duì)本次設(shè)計(jì)的各個(gè)模塊進(jìn)行了詳細(xì)的分析與說(shuō)明，其中重點(diǎn)部分是FIR 低通濾波器模型的建立，并附加以仿真演示和結(jié)果分析，次要闡述 FPGA 技術(shù)以及 DSP 數(shù)字信號(hào)處理，涵蓋了兩者之間聯(lián)系， 使之一目了然?？梢员砻?，當(dāng)高于 FIR 低通濾波器截止頻率的波形通過(guò)模型時(shí)，將會(huì)被濾除。 圖 53 仿真后示波器模塊顯示 仿真結(jié)果分析 本文第 4 節(jié)所設(shè)計(jì)的 FIR 低通濾波器模型，系統(tǒng)頻率為 50MHz，通帶截止頻率 Fpass 為 1MHz。 仿真時(shí)間設(shè)定 圖 51 仿真時(shí)間設(shè)定 選擇命令菜單 Simulation/Configuration parameters，將其中 Stop time 改為5e5。 （ 8）加入 Scope 模塊 添加 Simulink 文件夾中， Sinka 庫(kù)中的 Scope 模塊， 圖 428 Scope模塊 圖 429 Scope模塊參數(shù)設(shè)置 設(shè)置通道數(shù)為 4，如圖 429 所示。Bus 庫(kù)中的 Bus Conversion 模塊， 圖 423 Bus Conversion 模塊 圖 424 Bus Conversion 模塊參數(shù)設(shè)置 其中輸入位寬的設(shè)置與圖 所示的乘加子系統(tǒng)輸出匹配，即位寬為 38。 （ 3）加入 Input 與 Output 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。 圖 413 創(chuàng)建子系統(tǒng) 圖 414 乘加子系統(tǒng) 該子系統(tǒng)中每個(gè)乘加模塊輸入位寬為 34，由于每?jī)蓚€(gè)乘加模塊輸出求和需要進(jìn)行擴(kuò)位，所以子系統(tǒng)的輸出位寬為 38 位。 乘加子系統(tǒng)的搭建 添加 5 個(gè) Altera DSP Builder Blockset 文件夾中， Arithmetic 庫(kù)中的 Multiply Add 模塊。 在 MATLAB 中編程進(jìn)行處理，輸入如圖 46 所示。 導(dǎo)出系數(shù)文件 濾波器設(shè)計(jì)完成后，設(shè)置導(dǎo)出系數(shù)文件的格式與數(shù)據(jù)類(lèi)型，導(dǎo)出窗口如圖 所示， 圖 44 導(dǎo)出系數(shù)文件格式和數(shù)據(jù)類(lèi)型 導(dǎo)出并自動(dòng)打開(kāi)系數(shù)文件。 利用 MATLAB 工具箱濾波器設(shè)計(jì)工具設(shè)計(jì)濾波器， FDATool 初始界面如圖 所示， 濾波器 參數(shù)確定 利用MATLAB 工具箱設(shè)計(jì)濾波器 濾波器 系數(shù)確定并量化 DSP Builder設(shè)計(jì)工具中 濾波器模塊 乘加子系統(tǒng)的搭建 DSP Builder設(shè)計(jì)工具中 濾波器模塊 MATLAB 工具箱中的 濾波器模塊 FIR 濾波器模型 的建立 圖 42 FDATool初始界面 根據(jù)給出濾波器設(shè)計(jì)要求，修改參數(shù)。時(shí)鐘域也可以在 DSP Builder 的速率變更模塊（如Tsamp） 資源中進(jìn)行規(guī)定。值得注意的是，在 Simulink 中的失序模塊時(shí)鐘引腳是不顯示的，但是當(dāng)該模塊通過(guò)DSP Builder 轉(zhuǎn)換為 VHDL 語(yǔ)言后，將會(huì)在這些時(shí)序模塊上自動(dòng)加上時(shí)鐘引腳，默認(rèn)的時(shí)鐘引腳為 clock，默認(rèn)的低電平復(fù)位引腳名稱(chēng)為 aclr。因此，浮點(diǎn)值必須轉(zhuǎn)換為定點(diǎn)值?？梢允褂肈SP Builder 模型中的 MegaCore 功能實(shí)現(xiàn)復(fù)雜功能的集成。 DSP Builder 構(gòu)架在多個(gè)軟件工具之上，并把系統(tǒng)級(jí)和 RTL 級(jí)兩個(gè)設(shè)計(jì)領(lǐng)域的設(shè)計(jì)工具連接起來(lái)，最大程度地發(fā)揮了兩種工具的優(yōu)勢(shì)。 FPGA 的 DSP 系統(tǒng)實(shí)現(xiàn)高性能的數(shù)字信號(hào)處理，主要基于三個(gè)因素： (1) 高度的并行性： FPGA 能實(shí)現(xiàn)高性能 數(shù)字信號(hào)處理是因?yàn)?FPGA 是高度并行處理的引擎，對(duì)于多通道的 DSP 設(shè)計(jì)是理想的器件 。此外，在有限精度（有限字長(zhǎng)）情況下，不 同運(yùn)算結(jié)構(gòu)的誤差，穩(wěn)定性是不同的。無(wú)論是無(wú)限精度還是雙精度浮點(diǎn)數(shù)， FPGA 芯片都是無(wú)法直接處理的。 要采用 FPGA 實(shí)現(xiàn) DSP 算法，必須經(jīng)過(guò)量化。對(duì)于時(shí)序系統(tǒng)，等待時(shí)間通常按照時(shí)鐘周期數(shù)來(lái)表示。 DSP 系統(tǒng)通常是利用時(shí)序電路來(lái)實(shí)現(xiàn) 的，其中關(guān)鍵通道是由任何兩個(gè)寄存元件（或延遲元件）之間的最長(zhǎng)路徑來(lái)定義的。迭代周期是執(zhí)行算法的一個(gè)迭代要求的時(shí)間，它的倒數(shù)是迭代率。與通用計(jì)算機(jī)技術(shù)先在緩存器存儲(chǔ)數(shù)據(jù)再按批作業(yè)處理不同，DSP 的硬件實(shí)現(xiàn)應(yīng)該首先滿(mǎn)足實(shí)時(shí)處理的流量約束的要求，從信號(hào)源周期地接受新的輸入采樣必須即時(shí) 進(jìn)行處理。 在本次設(shè)計(jì)過(guò)程中，運(yùn)用的是 Altera 公司的 Quartus II 軟件中的一款 DSP Builder 設(shè)計(jì)工具，與 MATLAB 相結(jié)合，利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構(gòu)建 FIR 數(shù)字濾波器，并在 Simulink中實(shí)現(xiàn)仿真。 因此， FIR 濾波器在通信、圖像處理、 模式識(shí)別 等領(lǐng)域都有著廣泛的應(yīng)用。它可以是時(shí)不變的或時(shí)變的、因果的或非因果的、線(xiàn)性的或非線(xiàn)性的。 數(shù)字濾波器有低通、高通、帶通、帶阻和全通等類(lèi)型。數(shù)字濾波器輸入信號(hào)的抽樣率應(yīng)大于被處理信號(hào)帶寬的兩倍，其頻率響應(yīng)具有以抽樣頻率為間隔的周期重復(fù)特性，且以折疊頻率即 1/2 抽樣頻率點(diǎn)呈 鏡像 對(duì)稱(chēng)。 數(shù)字濾波器一詞出現(xiàn)在 60 年代中期。 Quartus II 軟件的設(shè)計(jì)流程遵循典型的 FPGA 設(shè)計(jì)流程，包括設(shè)計(jì)輸入，綜合，布局布線(xiàn)，時(shí)序分析，仿真驗(yàn)證，編程配置等設(shè)計(jì)步驟，以及與布局布線(xiàn)有關(guān)的功耗分析，調(diào)試，工程更改管理， 與時(shí)序分析和仿真驗(yàn)證有關(guān)的時(shí)序逼近。 Quartus II 軟件支持基于 VHDL 與 Verilog HDL等硬件描述語(yǔ)言的設(shè)計(jì)和基于圖形的設(shè)計(jì)，內(nèi)部嵌有 VHDL和 Verilong HDL的邏輯綜合器，也支持利用第三方的綜合工具進(jìn)行邏輯綜合。設(shè)計(jì)者無(wú)需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要使用自己熟悉的設(shè)計(jì)輸 入工具（如原理圖或者 HDL 語(yǔ)言）把自己的設(shè)計(jì)輸入到計(jì)算機(jī)中， Max+Plus II 就會(huì)自動(dòng)把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式， 用戶(hù)只要把最后生成的配置數(shù)據(jù)通過(guò)下載電纜下載到芯片中，即完成了所有的工作。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開(kāi)發(fā)軟件和 Xilinx 公司的ISE 開(kāi)發(fā)軟件。設(shè)計(jì)者無(wú)須精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要使用自己熟悉的設(shè)計(jì)輸入工具（如原理圖或者 HDL 語(yǔ)言）把自己的設(shè)計(jì)輸入到計(jì)算機(jī)中， Max+Plus II 就會(huì)自動(dòng)把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式，用戶(hù)只要把最后生成的配置數(shù)據(jù)通過(guò)下載電纜下載到芯片中，即完成了所有的工作。這里的代表性產(chǎn)品就是 Altera 公司的 Quartus II 開(kāi)發(fā)軟件和 Xilinx 公司的ISE 開(kāi)發(fā)軟件。特別是在航空航天及軍工等特殊領(lǐng)域，美國(guó)等少數(shù)國(guó)家對(duì)先進(jìn)的技術(shù)保持封鎖。 FPGA 的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式 ,并最終決定了 FPGA 所能實(shí)現(xiàn)的功能 , FPGA 允許無(wú)限次的編程 . FPGA 技術(shù)的發(fā)展及應(yīng)用 FPGA 正處于高速發(fā)展時(shí)期，新型芯片的規(guī)模越大，成本也越來(lái)越低，低端的 FPGA已逐步取代了傳統(tǒng)的數(shù)字元件 ，高端的 FPGA將會(huì)成為今后競(jìng)爭(zhēng)的主流。它是作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路 數(shù)有限的缺點(diǎn)。 它涉及到的領(lǐng)域很廣，如通信系統(tǒng)，系統(tǒng)控制，生物醫(yī)學(xué)工程，機(jī)械振動(dòng)，遙感遙測(cè)，地質(zhì)勘 探，故障檢測(cè)，電力系統(tǒng)，航空航天，自動(dòng)化儀器等。數(shù)字濾波器輸入信號(hào)的抽樣率應(yīng)大于被處理信號(hào)帶寬的兩倍，其頻率響應(yīng)具有以抽樣頻率為間隔的周期重復(fù)特性，且以折疊頻率即 1/2抽樣頻率點(diǎn)呈 鏡像 對(duì)稱(chēng)。數(shù)字信號(hào)處理是一種通過(guò)使用數(shù)學(xué)技巧執(zhí)行轉(zhuǎn)換或提取信息，來(lái)處理現(xiàn)實(shí)信號(hào)的方法，這些信號(hào)由數(shù)字序列表示。如何在較強(qiáng)的背景的噪聲下和干擾的信號(hào)下有效提煉出真正的有用信號(hào)并將其真