【正文】 REG1=39。 ELSIF(HDB3_DATA=10)THEN 1 IF(COUNT10=1)THEN COUNT01=0。 REG2=REG1。 COUNT10=0。 REG3=39。 REG1=39。 ELSE IF(HDB3_DATA=01)THEN +1 IF(COUNT01=1)THEN 101 COUNT01=0。 REG3=39。 REG1=39。)THEN COUNT01=0。EVENT AND CLK=39。ARCHITECTURE BEHAV OF DEHDB3 IS SIGNAL REG0,REG1,REG2,REG3,REG4: STD_LOGIC。 1HIGH,0LOW CLK: IN STD_LOGIC?；贔PGA的HDB3編譯碼的建模與實(shí)現(xiàn) 附錄二附錄二 HDB3碼譯碼器完整源程序0表示沒有,1表示有1個LIBRARY IEEE。 END IF。 判V END IF。 ELSIF(FLAGOV=1)THEN CODEOUT=11。 FLAGOV=1。 判01/10 END IF。 ELSIF(FLAGOB=1)THEN CODEOUT=11。 FLAGOB=2。139。 CODEOUTB=S1(4)amp。 S0(4)=S0(3)。 S0(4)=S0(3)。 ELSE FIRST_1=39。139。 COUNT1=0。039。 END IF。 FIRSTV=1。 S0(4)=39。139。 FIRSTV=1。139。 DS03: DFF PORT MAP(S0(2),CLK,S0(3))。 DS01: DFF PORT MAP(S0(0),CLK,S0(1))。 END PROCESS ADD_V。039。 END IF。 ELSE COUNT0_S=39。= IF(COUNT0=3)THEN COUNT0_S=39。=CODEOUTV=01。)THEN CODEOUTV=00。EVENT AND CLK=39。 CLK: IN STD_LOGIC。 SIGNAL FIRSTV: INTEGER RANGE 1 DOWNTO 0。 SIGNAL CLKB: STD_LOGIC。 SIGNAL S0: STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。 CODEOUT : OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。USE 。1139。感謝在大學(xué)本科期間，所有曾經(jīng)幫助、培養(yǎng)過我的老師，衷心感謝他們在我大學(xué)四年之中，指導(dǎo)我的學(xué)習(xí)，教會我做人的道理。③ 現(xiàn)在電子技術(shù)發(fā)展的速度非常迅速，從而導(dǎo)致了在現(xiàn)實(shí)中系統(tǒng)的更新?lián)Q代的速度很快，而采用以FPGA為硬件平臺的設(shè)計的系統(tǒng)性能優(yōu)越，功能緊湊，擴(kuò)展性好，對于系統(tǒng)的升級，只需對芯片中的程序代碼進(jìn)行更新。在本畢業(yè)設(shè)計開發(fā)過程中由于采用高級硬件編程語言下載到編程器件的設(shè)計實(shí)現(xiàn)過程，相對于在DSP平臺或硬件電路來實(shí)現(xiàn)代碼的編譯碼，大大縮短了開發(fā)周期，增強(qiáng)了硬件設(shè)計的靈活性和可移植性，也避免了專用集成電路設(shè)計的高風(fēng)險?；贔PGA的HDB3編譯碼的建模與實(shí)現(xiàn) 結(jié)束語第五章 結(jié)束語本畢業(yè)設(shè)計采用FPGA芯片EPF10K20TC1444為硬件平臺，以美國Altera公司的QUARTUSⅡ?yàn)檐浖脚_，根據(jù)HDB3碼的編譯碼原理，基于VHDL硬件描述性語言，采用“至頂向下”的方法來對HDB3碼進(jìn)行建模?！?0000011100001101000001110000110100000111000011”時譯碼輸出“1100110011001100110……”時譯碼輸出 “10000000110000000100110010000011001100000100100” 時譯碼輸出由仿真波形可以得出：HDB3_DATA：010000011100001101000001110000110100000111……DEHDB3： 000000000000000000000000000000000000000000……HDB3_DATA：01100110011001100110……DEHDB3： 11111111111111111111……HDB3_DATA：010000000110000000100110010000011001100000100100DEHDB3： 010000000110000000100110010000011001100000100100~，其輸出的波形與根據(jù)HDB3譯碼規(guī)則算出的代碼一致；，滿足實(shí)時通信對延遲的要求。 REG4=REG3。 REG2=39。 REG0=39。END ARCHITECTURE BEHAV。 END IF。 COUNT10=COUNT10。 REG3=REG2。 REG0=39。 COUNT10=0。 REG4=39。 REG2=39。 REG0=39。)THEN IF(CLR=39。 HDB3碼譯碼器的程序設(shè)計，譯碼器的程序設(shè)計的難點(diǎn)是在于設(shè)計一個五位的移位寄存器，本程序中的移位寄存器是采用標(biāo)準(zhǔn)邏輯量來實(shí)現(xiàn)的，與前面的編碼器是采用D HDB3碼譯碼器程序流程圖觸發(fā)器來實(shí)現(xiàn)的略有不同，現(xiàn)給出HDB3碼譯碼器的部分代碼，完整的代碼請參見附錄二。此雙/單極性變換是由AD790和SE5539為核心來實(shí)現(xiàn)雙單極性的變換，圖中輸入信號HDB3_IN來自編碼模塊的HDB3_OUT端口，其上半部分在未接反相器74LS04與后面的部分電路時，電路是一個雙限比較器（窗口比較器），當(dāng)+5HDB3_IN+1時輸出為低電平，其余的情況輸出全部為高電平，然后經(jīng)過反相器輸出，從而達(dá)到檢測出“+1”信號的目的，圖的下半部分是一個高精度整流電路，當(dāng)HDB3_IN0或HDB3_IN=0時，必然使8引腳輸出為低電平，從而導(dǎo)致D2截止D1導(dǎo)通，R10中的電流為0，則最終DEHDB3_OUT_H輸出為0，同理，可以推出當(dāng)HDB3_IN0時，DEHDB3_OUT_H輸出為1，達(dá)到檢測“1”的目的，整合電路，最終得到檢測“+1”和“1”的功能。單雙極性變換電路實(shí)現(xiàn)代碼的雙單極性的變換，而扣V和扣B電路在時鐘的控制下，完成扣B和扣V的 功能的。而當(dāng)連續(xù)出現(xiàn)兩個“+1”或“1”時，若無誤碼時，則可知后一個一定是V脈沖。對編碼進(jìn)行了仿真，以仿真結(jié)果來看編碼過程是正確的。當(dāng)輸入CODEOUT0=0，CODEOUT1=0，選通X0，即把X0引腳上的輸入電壓通過引腳X輸出；同理，當(dāng)輸入CODEOUT0=1，CODEOUT1=0，X輸出為引腳X1上的電壓；輸入為CODEOUT0=1，CODEOUT1=1，X輸出為引腳X3上的電壓。表示輸入的信號為11時，當(dāng)FLAGOV=0和FLAGOB=0，即在前面的輸入數(shù)據(jù)中均未遇到V或B，所以輸出的代碼為CODEOUTB=“11”，“11”表示破壞符號V，所以還要對FLAGOV賦值說明此處遇到符號V。 END PROCESS OUTPUT。 FLAGOB=FLAGOB。 判01/10END IF。 ELSIF(FLAGOB=1)THEN CODEOUT=11。 ELSIF(FLAGOV=1)THEN CODEOUT=11。EVENT AND CLK=39。②以11表示1。由此本畢業(yè)設(shè)計就把“1”和“B”看成一組，而“V”單獨(dú)作為一組來做正負(fù)交替變換。 S1(4)=S1(3)。S0(4)。 END IF。 END IF。 S1(4)=S1(3)。139。 DS03: DFF PORT MAP(S0(2),CLK,S0(3))。 DS01: DFF PORT MAP(S0(0),CLK,S0(1))。在此程序中，當(dāng)前的設(shè)計實(shí)體相當(dāng)于一個較大的電路系統(tǒng)，所定義的例化元件相當(dāng)于一個要插在這個電路系統(tǒng)板上的芯片，而當(dāng)前設(shè)計實(shí)體中所指定的端口則相當(dāng)于這塊電路板準(zhǔn)備接收此芯片的一個插座。本程序處理難點(diǎn)的思路是：先把碼元（經(jīng)過添加破壞符號“V”處理過的）放入一個四位的移位寄存器中，在同步脈沖（時鐘信號）的作用下，同時進(jìn)行是否添加符號“B”的判決，等到碼元從移位寄存器里出來的時候，就可以決定是應(yīng)該變換成“B”符號，還是照原碼輸出。⑤ 在本程序中用“01”來標(biāo)識符號“1”。其中：① FIRSTV作為前面是否出現(xiàn)“11”即符號“V”的標(biāo)志位，其中0表示前面沒有出現(xiàn)V，1表示前面已經(jīng)出現(xiàn)過符號V。例如在程序代碼中當(dāng)CODEIN=1表示輸入的信號為“1”COUNT0不計數(shù)，代碼輸出為CODEOUTV=“01”，當(dāng)CODEIN=0時表示輸入的代碼為“0”，此時判斷COUNT0的狀態(tài)，如果為“3”，則COUNT0_S=1，CODEOUTV=11，計“0”計數(shù)器COUNT0清0，即代碼：COUNT0_S=39。 ……………………………… END PROCESS ADD_V。= IF(COUNT0=3)THEN COUNT0_S=39。=CODEOUTV=01。)THEN CODEOUTV=00。EVENT AND CLK=39。④在本程序中用“00”標(biāo)識“0”。在其他的情況下，讓原碼照常輸出。雙相碼的編碼規(guī)則如下：對每個二進(jìn)制代碼分別利用兩個不同相位的二進(jìn)制代碼去取代。這樣做需要大量的寄存器，同時電路結(jié)構(gòu)也變得復(fù)雜。但是在實(shí)際的電路中，可以考慮用寄存器的方法，首先把信碼寄存在寄存器里，同時設(shè)置一個計數(shù)器計算兩個“V”之間“1”的個數(shù)，經(jīng)過4個碼元時間后，有一個判偶電路來給寄存器發(fā)送是否添加符號“B”的判決信號，從而實(shí)現(xiàn)添加符號“B”功能。③為了使附加V符號后的序列不破壞“極性交替反轉(zhuǎn)”造成的無直流特性，還必須保證相鄰V符號也應(yīng)極性交替。其中，AMI碼是將輸入單極性波形的所有正脈沖變?yōu)檫m合于在信道傳輸?shù)恼?fù)極性交替的脈沖，而HDB3碼則是在AMI碼基礎(chǔ)上改進(jìn)的一種雙極性歸零碼，它除具有AMI碼功率譜中無直流分量，可進(jìn)行差錯自檢等優(yōu)點(diǎn)外，還克服了AMI碼當(dāng)信息中出現(xiàn)連“0” 碼時定時提取困難的缺點(diǎn)，同時HDB3碼頻譜能量主要集中在基波頻率以下，占用頻帶較窄，因此被廣泛用作PCM(Pulse Code Modulation，脈沖編碼調(diào)制)線路傳輸碼型，因此要了解HDB3碼的編碼規(guī)則，首先要知道AMI碼的構(gòu)成規(guī)則，AMI碼就是把單極性脈沖序列中相