基于fpga的數(shù)字波形發(fā)生器系統(tǒng)設(shè)計-wenkub.com
2024-11-08 15:31 本頁面
【正文】 end Behavioral。 led1=step1。 end case。current_1=s1。current_1=s1。current_1=s1。current_1=s1。139。current_1=s1。current_1=s1。current_1=s1。current_1=s1。139。039。 then case current_1 is when s1 =if add=39。 current_1=s1。 then N=100。 process(reset,clk3200) variable count2,count3,count5: integer range 1023 downto 0 。 when others=null。current=st1。139。139。step1000=39。step10=39。139。039。current=st1。step100=39。 case t is when 1=step1=39。 end if。139。139。 current=st1。 process(key1,clk3200) variable t :integer range 4 downto 0 。 end if。 elsif count2=3200 then count2:=0。139。 clk0:=39。 variable clk0: std_logic。 signal current_1 :state_1。 end key。 use 。 end Behavioral。 when others=null。current=st1。current=st1。current=st1。 when st2 =if key_route=39。 when 4=function_data=rec_data。 then current=st2。 current=st1。 begin process(key_route,clk3200) variable t :integer range 5 downto 0 。 function_data: out std_logic_vector(8 downto 0))。 use 。 addr=conv_integer(ad)。 end process。 when others =current=st1。 end if。 then t:=0。 end process。 11 if t65306 then t:=0。 elsif rising_edge (clk49) then t:=t+N。 process(clk49,reset) variable t : integer range 65535 downto 0。 end if。 elsif count2=49 then count2:=0。139。 clk0:=39。 variable clk0: std_logic。 signal ad: std_logic_vector(9 downto 0)。 aslant,triangle,rectangular:out std_logic_vector( 8 downto 0))。 use 。 when 0999 = D=108。 when 0995 = D=105。 END PROCESS。 when 1023 = D=127。 when 1019 = D=124。 when 1015 = D=120。 （部分省略） when 1011 = D=117。 when 0007 = D=132。 when 0003 = D=129。end sinx。 use 。 choice_function_u : choice_function port map clk3200=sysclk,reset=reset,key_route=key_route, sin_data=sin_data_p,tri_data=tri_data_p,asl_data=asl_data_p,rec_data=rec_data_p,function_data=data)。 signal sin_data_p,tri_data_p,asl_data_p,rec_data_p :std_logic_vector(8 downto 0)。 function_data: out std_logic_vector(8 downto 0))。 DD : out std_logic_vector(8 downto 0) )。 addr: out integer range 1023 downto 0。 N:out integer range 1023 downto 0)。 data : out std_logic_vector( 8 downto 0))。 use 。 2. 潘松，黃繼業(yè) .EDA 技術(shù)實用教程【 M】 .北京：科學(xué)出版社 .2020。 幅度范圍： ~ 五、 結(jié)論 將 DDFS技術(shù)與 FPGA的相結(jié)合，實現(xiàn)了各種波形的產(chǎn)生，且波形平滑，無毛刺，質(zhì)量較高，采用 Matlab 計算波形數(shù)據(jù)，更符合工程要求。 圖 三角波、矩形波、鋸齒波發(fā)生器及相位累加器 程序流程 鍵盤控制模塊 : 程序見附錄第 11 頁 。 y=*sin(x)+。鍵盤控制模塊連接相位步進累加器和波形選擇模塊，是完成波形選擇與調(diào)頻的人機界面。 10V，因此 理論上 輸出 波形的幅度范圍177。若要使頻率調(diào)節(jié)步進減小到 1Hz，對晶振 有特殊要求，它的振蕩頻率必須是 2 的 N次冪 。 若 取 fosc＝ ,k=50,N＝ 16，帶入上式 得到 f0＝ 10S（ Hz） 。矩形波的產(chǎn)生更為簡單， 只需根據(jù)占空比， 調(diào)節(jié) 一個周期內(nèi)輸出 高 、 低電平的時間即可。 依次取出 ROM 中的數(shù)據(jù)，即可得到幅度上是階梯型的正弦波。 方案一實現(xiàn)數(shù)字調(diào)幅，精度較高， 但 其輸出幅度無法連續(xù)，由于幅度本身是以模擬量輸出的，采用高精度的立式電位器調(diào)節(jié)已能滿足要求，故采用方案二。 方案二：通過預(yù)置 FPGA 的分頻系數(shù)以及 改變相位步進 調(diào)節(jié)頻率。 VC++對計算值的舍入是直接取整，因此方案一得到的數(shù)據(jù)有較大誤差，而且該方案編程復(fù)雜。 因此 采用方案三。 關(guān)鍵字： 現(xiàn)場 可編程 邏輯 門陣列 直接數(shù)字頻率合成 數(shù)模轉(zhuǎn)換 Abstract: The system is implemented by programmed with VHDL base on FPGA. the system whose basic technique is DDFS
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