【正文】 而且可以把該電路和它的解碼電路及其他功能電路集成在同一塊 FPGA 芯片中，減少了外接元件的數(shù)目，提高了集成度，而且有很大的編程靈活性，很強的移植性，因此有很好的 應(yīng)用前景。此信號還不是真正意義上的 HDB3 碼，需要將上述編碼轉(zhuǎn)換成 “+1”、 “1”、 “0”的多電平變化波形，而此工作單純依靠數(shù)字電路是無法完成的。經(jīng)過單極性一雙極性轉(zhuǎn)化單元， +1(包括“+1”、 “+V”、 “+B”)用 2 位二進制碼 “01”表示， 1(包括 “1”、 “V”、 “B”)用 2 位二進制碼 “11”表示， 0 用 2 位二進制碼 “00”表示 。為了實現(xiàn)這一目的，首先將每個 V 標記點分為 3 個一組的形式，在下一次同步時鐘的作用下判斷是否添加 B 碼。為了使編輯后的信息碼方便傳輸，消息代碼均以 2 進制代碼表示原始信息，當(dāng)出現(xiàn)了 V 碼時使用“ 11”予以注釋，原消息代碼中的 1 用“ 01”注釋， 0 用“ 00”注釋 。由此產(chǎn)生了利用 FPGA進行 HDB3 碼編碼的思路：先進行加 V 碼，加 B 碼操作，在此過程中，暫不考慮其極性，然后將 V 碼， 1 碼和 B 碼分成兩組，分別進行極性變換來一次實現(xiàn)。 （ 2） 檢查 AMI 代碼中的連 0 情況； 如果出現(xiàn) 4 個以下連 0 的情況，則保持 AMI 碼的形式不變；如果為 4 個或更多的連 0 時，從 1 后開始每 4 個 0 編為 1 小節(jié)，每小節(jié)的第四個 0 變?yōu)榕c前一個 1 極性相反的 V， +V 和 V 是交替出現(xiàn)的?，F(xiàn)在，我們擁有基于不同方式來實現(xiàn) HDB3碼編譯的設(shè)備，常用的解決方案是采用專門的 HDB3收發(fā)芯片，選擇使用專用的 E1收發(fā)芯片 DS2153Q 和單芯片計算機作為實現(xiàn)這種轉(zhuǎn)換功能碼的設(shè)備。這是一種重要 的代碼串行數(shù)據(jù)傳輸方式，也是在數(shù)字通信系統(tǒng)中的重要組成部分之一。因而 HDB3碼作為數(shù)據(jù)傳輸?shù)囊环N碼型，應(yīng)用廣泛，成為 ITU 推薦使用的碼型之一。本文 首先介紹了 HDB3碼的原理，提出了基于 EDA 技術(shù)的 HDB3編碼器的實現(xiàn)方法，其具有電路簡單、成本低、開發(fā)周期短、執(zhí)行速度快、升級方便等特 點。 AMI yard Alternate Mark Inversion Full name to spread number, overturn yard alternatively. This one kind encodes code 0 and 1 of news according to the following rule: Last yard 0 code 0 still, and at code if you can?t turn into, transmit alternative by that yard to 1 1, 1, 1, l。 （ 2） Check the intersection of AMI and connecting 0 situation with in the yard, as 4 or more of having connect 0 bunches with, keep the form of AMI not changing。 前言 HDB3碼 (三階高密度雙極性碼 )是串行數(shù)據(jù)傳輸?shù)囊环N重要編碼方式，也是數(shù)字通信系統(tǒng)中重要組成部分之一。HDB3碼編譯碼器的實現(xiàn)有多種途徑，常用的解決方案是應(yīng)用專用的 HDB3收發(fā)芯片，如選用專用 E1收發(fā)芯片 DS2153Q 和單片機實現(xiàn)該碼制的轉(zhuǎn)換功能。和最常用的非歸零的 NRZ 碼和不歸零碼比較，采用 HDB3碼具有很多優(yōu)點，例如：消除了 NRZ 碼的直接流部分組成，有更好的時鐘恢復(fù)和 抗干擾的性能，這使得它更適合在長途傳輸通道中傳輸。這篇研究報告提供了一種利用現(xiàn)代 EDA 技術(shù)，它是一種開發(fā)的工具，把 ACEX 系列 FPGA 芯片作為 硬件平臺 EPlK10，以 Quartus II 軟件為平臺，使用 VHDL，在設(shè)計 HDB3編碼器的 7 方案時由 FPGA 予以實現(xiàn)。 （ 3） 檢查是否不為 0 的碼中相鄰 V 碼的個數(shù)為偶數(shù)； 如果為偶數(shù)，將第一小節(jié)的第一個 0 變成與節(jié)前 1 極性相反的 B，后面的小節(jié)中第一個 0 則變?yōu)榕c前小節(jié)中 B 極性不同的 B，而每小節(jié)中 V 的極性與 B 相同。這樣可以提 高系統(tǒng)的效率，同時減小系統(tǒng)延時。 B 碼的生成單元 8 B 碼生成單元的作用是為了確保生成更多的 V 碼時陣列中極性交替的規(guī)則不被破壞，不產(chǎn)生直流特性。當(dāng)碼元從位移寄存器中輸 出時，可以決定改變成 B 碼的信息閃爍輸出。 這樣進行編碼的 優(yōu) 點是，當(dāng)我們用 2 個二進制代碼表示時就得到了正負的區(qū)分，如“ 01”“ 11”“ 00”便表示為“ 1”“ 1”“ 0”，可以幫助我們觀察到這樣認為確定的結(jié)果。比較直接的方式，就是利用編碼結(jié)果，控制多路模擬選擇開關(guān)來實現(xiàn)，如利用雙 4 選一的多路模擬選擇開關(guān) CD4052。 。 實踐表明，運用 FPGA 來實現(xiàn) NRZ碼到 HDB3 碼的 轉(zhuǎn)換比采用專用集成電路不僅給調(diào)試帶來了方便，克服了分立 式 硬件電路帶來的抗干擾差和不易調(diào)整等缺陷，而且具有軟件開發(fā)周期短，成本低，執(zhí)行 速度高，實時性強，升級方便等特點。 將上述的程序下載到可編程器件中，產(chǎn)生的編碼結(jié)果是單極性雙電平信號。 從前面的程序知道， “V”、 “B”、 “1”已經(jīng)分別用雙相碼 “11”、 “10”、 “01”標識之， “0”用 “00”標識，所以通過以下的程序我們可以很容易實現(xiàn)。因此，當(dāng)判斷一些 0 是否需要變?yōu)?B 時應(yīng)當(dāng)確保前一個 3 連 0 是否是含有 V 碼的小節(jié)，所以必須將當(dāng)前的信息保存至后 3 個連 0 到達分析入口位置，每一個小節(jié)都要如此進行處理。 V 碼的生成單元 生成 V 碼的單位器件實際上就是實現(xiàn)檢測消息代碼中 0 字符串出現(xiàn)的功能，即每當(dāng)連續(xù)的 4 個 0 字符串出現(xiàn)時可以成功的生成不同的 V 碼，保持原信息代碼的狀態(tài)。 分析 HDB3 的編碼結(jié)果： V 碼的極性是正負交替的，余下的 1 碼和 B 碼看成為一體也是正負交替的，同時滿足 V碼的極性與前面的非零碼極性一致。 消息代碼中的 0 在傳輸碼中仍用 0，消 息代碼中的 1 在傳輸碼中用 +1 和 1 交替代換。因此， HDB3碼成為了 ITU 建議使用的一種數(shù)據(jù)傳輸碼型，被廣泛的應(yīng)用于各個領(lǐng)域。 高密度的 HDB3碼的編碼守則也稱 為 3連零守則，一條有極性的高密度信息碼分為三個步驟編成。同時， HDB3碼具有較強的檢錯能力，當(dāng)數(shù)據(jù)序列用 HDB3碼傳輸時，若傳輸過程中出現(xiàn)單個誤碼，其極性交替變化規(guī)律將受到破壞，因而在接收端根據(jù)HDB3碼這一獨特規(guī)律特性，可檢出錯誤并糾正錯誤，同時 HDB3碼方便提取位定時信息。 （ 3） Check whether not 0 yards of numbers among adjacent v yard is an even number, if is the even number, again present V yard the first one the first 0 yard later turn by B yard B into for 0 times, and is a the first one is the polarities of yard opposite of O the polar