【文章內(nèi)容簡介】 TB=S1(4)amp。S0(4)。在此添加“B”的功能模塊中，例如程序代碼為：(CODEOUTV=01)THEN IF(COUNT1=0)THEN FIRST_1=39。139。 COUNT1=1。 S1(4)=S1(3)。 S0(4)=S0(3)。表示當輸入的代碼CODEOUTV=01時，判斷計“1”計數(shù)器COUNT1的狀態(tài)，當為0時，即V之間的非0符號為偶數(shù)時，對遇一寄存器FIRST_1賦1，計“1”計數(shù)器COUNT1賦1移位寄存器里的數(shù)值分別向高位移一位。根據(jù)HDB3碼的編碼規(guī)則，可知 “V”的極性是正負交替變換的，而余下的“1”和“B”本畢業(yè)設(shè)計把其看成為一體且是正負交替變換的，同時滿足“V”的極性與前面的非零碼極性一致。由此本畢業(yè)設(shè)計就把“1”和“B”看成一組，而“V”單獨作為一組來做正負交替變換。同時，“1”、 “V”，“B”已經(jīng)分別用雙相碼“01”，“11”，“10”標識，所以對“1”，“V”， “B”的正負交替變換很容易實現(xiàn)。、。 單雙極性變換控制的程序流程圖—“01”和“10”部分 單雙極性變換控制的程序流程圖—“11”部分“00”部分其中在圖中：①以01表示+1。②以11表示1。③以00表示0。以下是部分實現(xiàn)單雙極性變換控制功能的關(guān)鍵代碼，具體程序見附錄一。 IF(CLK39。EVENT AND CLK=39。139。)THEN IF((CODEOUTB=01) OR (CODEOUTB=10))THEN 1/B IF(FLAGOB=0)THEN IF(FLAGOV=0)THEN CODEOUT=01。 FLAGOB=1。 ELSIF(FLAGOV=1)THEN CODEOUT=11。 FLAGOB=2。 ELSIF(FLAGOV=2)THEN CODEOUT=01。 END IF。 ELSIF(FLAGOB=1)THEN CODEOUT=11。 FLAGOB=2。 ELSIF(FLAGOB=2)THEN CODEOUT=01。 FLAGOB=1。 判01/10END IF。 ELSIF(CODEOUTB=11)THEN IF(FLAGOV=0)THEN ……………………………… ELSIF(FLAGOV=1)THEN ELSIF(FLAGOV=2)THEN CODEOUT=01。 FLAGOV=1。 判V FLAGOV/FLAGOB:0表示還未遇到V/B,1表示遇到奇數(shù)個V/B,2表示遇到偶數(shù)個V/B ELSE CODEOUT=00。 FLAGOB=FLAGOB。 FLAGOV=FLAGOV。 END IF。 END IF。 END PROCESS OUTPUT。END ARCHITECTURE RTL。本單/雙極性的變換，由于EDA軟件不能處理雙極性的數(shù)值，實際上是把單相碼變換成雙相碼后再使用硬件電路來把其轉(zhuǎn)換成雙極性的信號，如本單/雙極性變換的模塊中，使用了FLAGOV，F(xiàn)LAGOB兩個輸出控制寄存器控制HDB3碼的輸出，其控制的方式——當FLAGOB/FLAGOV為0時表示還未遇到V/B，為1時表示遇到奇數(shù)個V/B，為2時表示遇到偶數(shù)個V/B，例如當代碼為：ELSIF(CODEOUTB=11)THEN IF(FLAGOV=0)THEN IF(FLAGOB=0)THEN CODEOUT=01。 FLAGOV=1。表示輸入的信號為11時，當FLAGOV=0和FLAGOB=0，即在前面的輸入數(shù)據(jù)中均未遇到V或B，所以輸出的代碼為CODEOUTB=“11”，“11”表示破壞符號V，所以還要對FLAGOV賦值說明此處遇到符號V。 ，上述的程序下載到FPGA中最終的輸出結(jié)果并不是“1”，“+1”，“0”的多電平變化波形，而是單極性雙電平的信號。在本設(shè)計中采用的單雙極性變換的芯片是雙四選一數(shù)模選擇器CD74HC4052。其中芯片的特性如下： CD74HC4052引腳圖 CD74HC4052的DA轉(zhuǎn)換特性圖，： 單雙極性轉(zhuǎn)換電路框圖其中CODEOUT0和CODEOUT1是來自FPGA芯片EPF10K20TC1444輸出的兩個引腳，CODEOUT1為高位，CODEOUT0為低位。，當輸入CODEOUT0=0，CODEOUT1=0，選通X0，即把X0引腳上的輸入電壓通過引腳X輸出；同理，當輸入CODEOUT0=1，CODEOUT1=0，X輸出為引腳X1上的電壓；輸入為CODEOUT0=1，CODEOUT1=1，X輸出為引腳X3上的電壓。 HDB3碼編碼器的波形仿真及分析 輸入全 “0”時編碼輸出 輸入全“1”時編碼輸出 輸入“000000000000001000000……”時編碼輸出 輸入“100001000011000011000010” 時編碼輸出由仿真波形可以得出：CODEIN： 00000000000000000000……CODEOUT：0100000111000011010000011100001101000001……CODEIN： 11111111111111111111…… CODEOUT：0111011101110111011101110111011101110111……CODEIN： 00000000000001000000……CODEOUT：01000001110000110100000100110000000110100……CODEIN： 100001000011000011000010CODEOUT：010000000111000000110111010000011101110000110100~，其輸出的代碼與根據(jù)HDB3碼編碼原理算出來的代碼完全一致，滿足實時通信對延遲的要求。同時從QUARTUSⅡ上可以看出，編碼器系統(tǒng)占用了75個邏輯單元，邏輯單元的占用率為7%，利用了5個芯片引腳，引腳的占用率為5%，對于存儲單元的占用率為0，由此可知，此編碼器的方案可行，系統(tǒng)資源的占用率低，有利以后為系統(tǒng)進行升級優(yōu)化。 小結(jié)本章主要介紹了HDB3碼編碼的建模和實現(xiàn)的方法，并基于VHDL語言采用模塊化的設(shè)計方法進行了實現(xiàn)，對于HDB3碼的實現(xiàn)本章使用了三個模塊：添加破壞點V模塊，添加B模塊，單/雙極性變換模塊，由于在EDA的平臺上不能處理負信號的緣故，本文對HDB3碼極性變換采用硬件電路來實現(xiàn)，取得了較好的效果。對編碼進行了仿真，以仿真結(jié)果來看編碼過程是正確的。從實現(xiàn)的過程來看，基于EDA平臺上采用模塊化的設(shè)計的優(yōu)點是在于工作的過程中，可以把編輯的代碼下載到硬件平臺上直接校驗其正確性從而節(jié)省了系統(tǒng)的開發(fā)時間，同時采用模塊化的設(shè)計便于查找出在編譯系統(tǒng)是發(fā)生的錯誤，便于以后對系統(tǒng)進行升級優(yōu)化?；贔PGA的HDB3編譯碼的建模與實現(xiàn) HDB3碼譯碼器的建模與實現(xiàn)第四章 HDB3碼譯碼器的建模與實現(xiàn) HDB3碼的譯碼規(guī)則及建模根據(jù)HDB3碼的編碼規(guī)則，V脈沖的極性必然和前面非0脈沖的極性一致。而當無V脈沖時，HDB3碼的脈沖是“+1”和“1”交替變換出現(xiàn)的。而當連續(xù)出現(xiàn)兩個“+1”或“1”時，若無誤碼時，則可知后一個一定是V脈沖。因而可從所接收的信碼中找到V碼，然后根據(jù)加取代節(jié)的原則，在V碼前面的三位代碼必然是取代碼，在譯碼時，需要全部復原為四個連“0”。只要找到V碼，不管V碼前面兩個碼元是“0”碼，還是3個“0”碼，只要把它們一律清零，就完成了扣V和扣B的功能，進而得到原來的二元信碼序列。：雙/單極性變換檢測V和扣V扣B雙相碼HDB3NRZ HDB3碼譯碼器模型，HDB3碼的譯碼器模型中，是由單雙極性變換電路和V檢測扣V扣B兩個模塊組成。單雙極性變換電路實現(xiàn)代碼的雙單極性的變換，而扣V和扣B電路在時鐘的控制下，完成扣B和扣V的 功能的。由前面分析可知，EDA軟件QUARTUSⅡ是不能在波形仿真中處理雙/單極性變換的，因此，本文采用一個外部硬件電路來實現(xiàn)雙/單極性的變換。 譯碼中雙/單極性的實現(xiàn)在本論文設(shè)計中，HDB3碼的雙單極性的變換是以AD790和SE5539為核心芯片組成的硬件電路；AD790是一種低功耗、低偏置電壓雙通道的電壓比較器，還是一種高精度的電壓比較器，～+。SE5539是一種高頻率的集成運放電路。，此雙/單極性變換是由AD790和SE5539為核心來實現(xiàn)雙單極性的變換，圖中輸入信號HDB3_IN來自編碼模塊的HDB3_OUT端口，其上半部分在未接反相器74LS04與后面的部分電路時，電路是一個雙限比較器（窗口比較器），當+5HDB3_IN+1時輸出為低電平，其余的情況輸出全部為高電平，然后經(jīng)過反相器輸出，從而達到檢測出“+1”信號的目的，圖的下半部分是一個高精度整流電路，當HDB3_IN0或HDB3_IN=0時，必然使8引腳輸出為低電平，從而導致D2截止D1導通，R10中的電流為0，則最終DEHDB3_OUT_H輸出為0，同理，可以推出當HDB3_IN0時，DEHDB3_OUT_H輸出為1，達到檢測“1”的目的，整合電路，最終得到檢測“+1”和“1”的功能。由此可知當輸入“+1”輸出的是01，輸入“1”時輸出的是10，輸入“0”時輸出的是00。 譯碼的硬件實現(xiàn)部分 基于VHDL譯碼器的實現(xiàn)根據(jù)譯碼器的譯碼原理。根據(jù)圖示可以看出，HDB3碼的譯碼器比較的簡單，在其程序模塊中，只有計“+1”計數(shù)器COUNT01，計“1”計數(shù)器COUNT10和一個5位的移位寄存器所組成。 HDB3碼譯碼器的程序設(shè)計，譯碼器的程序設(shè)計的難點是在于設(shè)計一個五位的移位寄存器，本程序中的移位寄存器是采用標準邏輯量來實現(xiàn)的，與前面的編碼器是采用D HDB3碼譯碼器程序流程圖觸發(fā)器來實現(xiàn)的略有不同，現(xiàn)給出HDB3碼譯碼器的部分代碼，完整的代碼請參見附錄二。 PROCESS(CLK,CLR) BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN IF(CLR=39。139。)THEN COUNT01=0。 COUNT10=0。 REG0=39。039。 REG1=39。039。 REG2=39。039。 REG3=39。039。 REG4=39。039。 ELSEIF(HDB3_DATA=01)THEN +1 IF(COUNT01=1)THEN 101 ……………………………… END IF。 ELSIF(HDB3_DATA=10)THEN 1 IF(COUNT10=1)THEN COUNT01=0。 COUNT10=0。 …………………… REG4=REG3。 V ELSE COUNT01=0。COUNT10=1。 REG0=39。139。 REG1=REG0。 REG2=REG1。 REG3=REG2。 REG4=REG3。 1 END IF。 ELSE COUNT01=COUNT01。 COUNT10=COUNT10。