【導(dǎo)讀】本文以FPGA為硬件平臺，基于EDA工具QUARTUSⅡ為軟件平臺上對HDB3編/譯碼進行實現(xiàn)。由于在EDA的軟件平臺QUARTUSⅡ上不能處理雙極性的信號，因此對HDB3碼的編/譯碼的實現(xiàn)分為：軟件部分和硬件部分。軟件部分是基于QUARTUSⅡ的平臺上對輸入的碼元進行編碼和譯碼，通過系統(tǒng)仿真，驗證了HDB3碼的編譯碼的正確性；硬件部分采用CD74HC4052雙四選一的數(shù)模選擇器實現(xiàn)單極性到雙極性的轉(zhuǎn)換；采用AD790和SE5539實現(xiàn)雙極性到單極性的轉(zhuǎn)換。最后，通過仿真，驗證了方案的正確性。Keywords：HDB3；Modeling；VHDL；Encoding/Decoding；QUARTUSⅡ。數(shù)字基帶信號的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一?；谏鲜龅奶攸cHDB3碼在通信傳輸領(lǐng)域應(yīng)用很廣泛，因此其作為CCITT推薦使用的碼型之一[1]。本畢業(yè)設(shè)計的主要工作是HDB3碼的編譯碼的建模與實現(xiàn)，對于HDB3編譯碼模塊，一般以硬件的方式來實現(xiàn)的。但它具有產(chǎn)品更新慢、設(shè)計靈活性差、不可重配置及現(xiàn)場升級性能缺乏等缺點。用VHDL語言設(shè)計分別設(shè)計一個完善的HDB3碼編碼器和譯碼器。

　　

【正文】 END PROCESS ADD_V。 S0(0)=CODEOUTV(0)。 S1(0)=CODEOUTV(1)。 DS11: DFF PORT MAP(S1(0),CLK,S1(1))。 DS01: DFF PORT MAP(S0(0),CLK,S0(1))。 DS12: DFF PORT MAP(S1(1),CLK,S1(2))。 DS02: DFF PORT MAP(S0(1),CLK,S0(2))。 DS13: DFF PORT MAP(S1(2),CLK,S1(3))。 DS03: DFF PORT MAP(S0(2),CLK,S0(3))。 調(diào)元件DFF,即D觸發(fā)器 BCLK: CLKB=NOT CLK。 ADD_B: PROCESS(CLKB) BEGIN IF(CLKB39。EVENT AND CLKB=39。139。)THEN IF(CODEOUTV=11)THEN IF(FIRSTV=0)THEN IF(FIRST_1=39。139。)THEN COUNT1=0。 FIRSTV=1。 S1(4)=S1(3)。 S0(4)=S0(3)。 ELSE IF(COUNT0_S=39。139。)THEN FIRSTV=1。 S1(4)=39。139。 S0(4)=39。039。 COUNT1=0。 ELSE COUNT1=0。 FIRSTV=1。 S1(4)=S1(3)。 S0(4)=S0(3)。 END IF。 END IF。 ELSE IF(COUNT1=0)THEN v之間的1為偶數(shù) S1(4)=39。139。 S0(4)=39。039。 COUNT1=0。 ELSE S1(4)=S1(3)。 S0(4)=S0(3)。 COUNT1=0。 END IF。 END IF。 ELSIF(CODEOUTV=01)THEN IF(COUNT1=0)THEN FIRST_1=39。139。 COUNT1=1。 S1(4)=S1(3)。 S0(4)=S0(3)。 ELSE FIRST_1=39。139。 COUNT1=0。 S1(4)=S1(3)。 S0(4)=S0(3)。 END IF。 ELSE COUNT1=COUNT1。 S1(4)=S1(3)。 S0(4)=S0(3)。 END IF。 END IF。 END PROCESS ADD_B。 CODEOUTB=S1(4)amp。S0(4)。 OUTPUT: PROCESS(CLK) 01表示為+1,11表示為1,00表示為0 BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN IF((CODEOUTB=01) OR (CODEOUTB=10))THEN 1/B IF(FLAGOB=0)THEN IF(FLAGOV=0)THEN CODEOUT=01。 FLAGOB=1。 ELSIF(FLAGOV=1)THEN CODEOUT=11。 FLAGOB=2。 ELSIF(FLAGOV=2)THEN CODEOUT=01。 FLAGOB=1。 END IF。 ELSIF(FLAGOB=1)THEN CODEOUT=11。 FLAGOB=2。 ELSIF(FLAGOB=2)THEN CODEOUT=01。 FLAGOB=1。 判01/10 END IF。 FLAGOB/FLAGOV:0表示還未遇到V/B,1表示遇到奇數(shù)個V/B,2表示遇到偶數(shù)個V/B ELSIF(CODEOUTB=11)THEN IF(FLAGOV=0)THEN IF(FLAGOB=0)THEN CODEOUT=01。 FLAGOV=1。 ELSIF(FLAGOB=1)THEN CODEOUT=01。 FLAGOV=1。 ELSIF(FLAGOB=2)THEN CODEOUT=11。 FLAGOV=2。 END IF。 ELSIF(FLAGOV=1)THEN CODEOUT=11。 FLAGOV=2。 ELSIF(FLAGOV=2)THEN CODEOUT=01。 FLAGOV=1。 判V END IF。 FLAGOB/FLAGOV:0表示還未遇到V/B,1表示遇到奇數(shù)個V/B,2表示遇到偶數(shù)個V/B ELSE CODEOUT=00。 FLAGOB=FLAGOB。 FLAGOV=FLAGOV。 END IF。 END IF。 END PROCESS OUTPUT。END ARCHITECTURE RTL?；贔PGA的HDB3編譯碼的建模與實現(xiàn) 附錄二附錄二 HDB3碼譯碼器完整源程序0表示沒有,1表示有1個LIBRARY IEEE。USE 。USE 。ENTITY DEHDB3 IS PORT(HDB3_DATA: IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 1HIGH,0LOW CLK: IN STD_LOGIC。 CLR: IN STD_LOGIC。 DEHDB3: OUT STD_LOGIC)。END ENTITY DEHDB3。ARCHITECTURE BEHAV OF DEHDB3 IS SIGNAL REG0,REG1,REG2,REG3,REG4: STD_LOGIC。 SIGNAL COUNT01: INTEGER RANGE 1 DOWNTO 0。 +1 SIGNAL COUNT10: INTEGER RANGE 1 DOWNTO 0。 1 BEGIN PROCESS(CLK,CLR) BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN IF(CLR=39。139。)THEN COUNT01=0。 COUNT10=0。 REG0=39。039。 REG1=39。039。 REG2=39。039。 REG3=39。039。 REG4=39。039。 ELSE IF(HDB3_DATA=01)THEN +1 IF(COUNT01=1)THEN 101 COUNT01=0。 COUNT10=0。 REG0=39。039。 REG1=39。039。 REG2=39。039。 REG3=39。039。 REG4=REG3。 ELSE COUNT01=1。 COUNT10=0。 REG0=39。139。 REG1=REG0。 REG2=REG1。 REG3=REG2。 REG4=REG3。 V END IF。 ELSIF(HDB3_DATA=10)THEN 1 IF(COUNT10=1)THEN COUNT01=0。 COUNT10=0。 REG0=39。039。 REG1=39。039。 RE