【正文】 olar transformation, at the same time, the AD790 and SE5539 are used to realize bipolar/unipolar transformation. At last, the efficiency of the above method is proved by the simulation results.Key words： HDB3；Modeling；VHDL；Encoding/Decoding；QUARTUSⅡI目 錄第一章 緒 論 1第二章 EDA輔助設(shè)計(jì)工具的介紹 3 FPGA的介紹 3 PLD的介紹 3 FPGA的系統(tǒng)介紹 3 VHDL語言和QUARTUSⅡ 4 VHDL語言 4 EDA工具QUARTUSⅡ 5第三章 HDB3碼編碼器的建模與實(shí)現(xiàn) 6 HDB3碼的編碼規(guī)則 6 基于VHDL的編碼器的建模及實(shí)現(xiàn) 6 編碼器的VHDL建模及難點(diǎn)分析 7 基于VHDL編碼器的實(shí)現(xiàn) 7 12 12 13 15 HDB3碼編碼器的波形仿真及分析 16 小結(jié) 17第四章 HDB3碼譯碼器的建模與實(shí)現(xiàn) 18 HDB3碼的譯碼規(guī)則及建模 18 譯碼中雙/單極性的實(shí)現(xiàn) 18 基于VHDL譯碼器的實(shí)現(xiàn) 19 19 HDB3碼譯碼器的程序設(shè)計(jì) 19 HDB3碼譯碼器的波形仿真及分析 22 小結(jié) 23第五章 結(jié)束語 24參考文獻(xiàn) 25致謝 26附錄一 27附錄二 32基于FPGA的HDB3編譯碼的建模與實(shí)現(xiàn) 緒論第一章 緒 論數(shù)字基帶信號(hào)的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。因此擬采用可編程邏輯電路來實(shí)現(xiàn)。最早的可編程邏輯器件出現(xiàn)在20世紀(jì)70年代初，主要是PROM和PAL。⒊VHDL語言描述與工藝不發(fā)生關(guān)系 在用VHDL語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入工藝信息。 ⒊多平臺(tái)QUARTUS II軟件可在多種PC機(jī)和工作站的操作系統(tǒng)中運(yùn)行。但是在實(shí)際的電路中，可以考慮用寄存器的方法，首先把信碼寄存在寄存器里，同時(shí)設(shè)置一個(gè)計(jì)數(shù)器計(jì)算兩個(gè)“V”之間“1”的個(gè)數(shù)，經(jīng)過4個(gè)碼元時(shí)間后，有一個(gè)判偶電路來給寄存器發(fā)送是否添加符號(hào)“B”的判決信號(hào)，從而實(shí)現(xiàn)添加符號(hào)“B”功能。④在本程序中用“00”標(biāo)識(shí)“0”。= IF(COUNT0=3)THEN COUNT0_S=39。⑤ 在本程序中用“01”來標(biāo)識(shí)符號(hào)“1”。 DS03: DFF PORT MAP(S0(2),CLK,S0(3))。 END IF。②以11表示1。 判01/10END IF。當(dāng)輸入CODEOUT0=0，CODEOUT1=0，選通X0，即把X0引腳上的輸入電壓通過引腳X輸出；同理，當(dāng)輸入CODEOUT0=1，CODEOUT1=0，X輸出為引腳X1上的電壓；輸入為CODEOUT0=1，CODEOUT1=1，X輸出為引腳X3上的電壓。此雙/單極性變換是由AD790和SE5539為核心來實(shí)現(xiàn)雙單極性的變換，圖中輸入信號(hào)HDB3_IN來自編碼模塊的HDB3_OUT端口，其上半部分在未接反相器74LS04與后面的部分電路時(shí)，電路是一個(gè)雙限比較器（窗口比較器），當(dāng)+5HDB3_IN+1時(shí)輸出為低電平，其余的情況輸出全部為高電平，然后經(jīng)過反相器輸出，從而達(dá)到檢測(cè)出“+1”信號(hào)的目的，圖的下半部分是一個(gè)高精度整流電路，當(dāng)HDB3_IN0或HDB3_IN=0時(shí)，必然使8引腳輸出為低電平，從而導(dǎo)致D2截止D1導(dǎo)通，R10中的電流為0，則最終DEHDB3_OUT_H輸出為0，同理，可以推出當(dāng)HDB3_IN0時(shí)，DEHDB3_OUT_H輸出為1，達(dá)到檢測(cè)“1”的目的，整合電路，最終得到檢測(cè)“+1”和“1”的功能。 REG2=39。 REG3=REG2。 REG0=39?；贔PGA的HDB3編譯碼的建模與實(shí)現(xiàn) 結(jié)束語第五章 結(jié)束語本畢業(yè)設(shè)計(jì)采用FPGA芯片EPF10K20TC1444為硬件平臺(tái)，以美國(guó)Altera公司的QUARTUSⅡ?yàn)檐浖脚_(tái)，根據(jù)HDB3碼的編譯碼原理，基于VHDL硬件描述性語言，采用“至頂向下”的方法來對(duì)HDB3碼進(jìn)行建模。1139。 SIGNAL CLKB: STD_LOGIC。)THEN CODEOUTV=00。 END IF。 DS03: DFF PORT MAP(S0(2),CLK,S0(3))。 S0(4)=39。 COUNT1=0。 S0(4)=S0(3)。 ELSIF(FLAGOB=1)THEN CODEOUT=11。 判V END IF。ARCHITECTURE BEHAV OF DEHDB3 IS SIGNAL REG0,REG1,REG2,REG3,REG4: STD_LOGIC。 REG3=39。 COUNT10=0。 REG1=39。 REG3=39。 REG1=39。 1HIGH,0LOW CLK: IN STD_LOGIC。 ELSIF(FLAGOV=1)THEN CODEOUT=11。 FLAGOB=2。 S0(4)=S0(3)。039。139。 DS01: DFF PORT MAP(S0(0),CLK,S0(1))。 ELSE COUNT0_S=39。EVENT AND CLK=39。 SIGNAL S0: STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。感謝在大學(xué)本科期間，所有曾經(jīng)幫助、培養(yǎng)過我的老師，衷心感謝他們?cè)谖掖髮W(xué)四年之中，指導(dǎo)我的學(xué)習(xí)，教會(huì)我做人的道理?！?0000011100001101000001110000110100000111000011”時(shí)譯碼輸出“1100110011001100110……”時(shí)譯碼輸出 “10000000110000000100110010000011001100000100100” 時(shí)譯碼輸出由仿真波形可以得出：HDB3_DATA：010000011100001101000001110000110100000111……DEHDB3： 000000000000000000000000000000000000000000……HDB3_DATA：01100110011001100110……DEHDB3： 11111111111111111111……HDB3_DATA：010000000110000000100110010000011001100000100100DEHDB3： 010000000110000000100110010000011001100000100100~，其輸出的波形與根據(jù)HDB3譯碼規(guī)則算出的代碼一致；，滿足實(shí)時(shí)通信對(duì)延遲的要求。END ARCHITECTURE BEHAV。 REG0=39。 REG0=39。單雙極性變換電路實(shí)現(xiàn)代碼的雙單極性的變換，而扣V和扣B電路在時(shí)鐘的控制下，完成扣B和扣V的 功能的。表示輸入的信號(hào)為11時(shí)，當(dāng)FLAGOV=0和FLAGOB=0，即在前面的輸入數(shù)據(jù)中均未遇到V或B，所以輸出的代碼為CODEOUTB=“11”，“11”表示破壞符號(hào)V，所以還要對(duì)FLAGOV賦值說明此處遇到符號(hào)V。 ELSIF(FLAGOB=1)THEN CODEOUT=11。由此本畢業(yè)設(shè)計(jì)就把“1”和“B”看成一組，而“V”單獨(dú)作為一組來做正負(fù)交替變換。 END IF。 DS01: DFF PORT MAP(S0(0),CLK,S0(1))。其中：① FIRSTV作為前面是否出現(xiàn)“11”即符號(hào)“V”的標(biāo)志位，其中0表示前面沒有出現(xiàn)V，1表示前面已經(jīng)出現(xiàn)過符號(hào)V。=CODEOUTV=01。在其他的情況下，讓原碼照常輸出。③為了使附加V符號(hào)后的序列不破壞“極性交替反轉(zhuǎn)”造成的無直流特性，還必須保證相鄰V符號(hào)也應(yīng)極性交替。設(shè)計(jì)人員可使用ALTERA或標(biāo)準(zhǔn)EDA設(shè)計(jì)輸入工具建立電路設(shè)計(jì)，使用QUARTUSII編譯器(Compiler)對(duì)ALTERA的器件進(jìn)行編譯，然后使用ALTERA或其他標(biāo)準(zhǔn)EDA驗(yàn)證工具進(jìn)行驗(yàn)證。這給VHDL語言進(jìn)一步推廣和應(yīng)用創(chuàng)造了良好的環(huán)境。在此期間，PLD的集成度、速度不斷提高，功能不斷增強(qiáng)，結(jié)構(gòu)趨于更合理，使用起來靈活方便。本畢業(yè)設(shè)計(jì)是采用EDA工具實(shí)現(xiàn)HDB3碼的仿真和校驗(yàn)，從而使系統(tǒng)的實(shí)現(xiàn)具有很大的靈活性。EDA(Electronics Design Automation，電子設(shè)計(jì)自動(dòng)化)就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的編輯邏輯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)[]。PLD的出現(xiàn)，打破了由中小規(guī)模通用型集成電路和大規(guī)模專用集成電路；壟斷的局面。⒉系統(tǒng)硬件描述能力強(qiáng) VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的框圖直到門級(jí)電路。目前，QUARTUS II支持與Cadence、Exemplarlogic、Mentor Graphics、 Synopsys、Synplicity、Viewlogic等公司的EDA工具接口。這一點(diǎn)，當(dāng)相鄰V符號(hào)之間有奇數(shù)個(gè)非0符號(hào)時(shí)，則是能得到保證，當(dāng)有偶數(shù)個(gè)非0符號(hào)時(shí)，則就得不到保證，這時(shí)再將該小段的第一個(gè)0變換成+B或B，B符號(hào)的極性與前一非0符號(hào)的極性相反，并讓后面的非0符號(hào)從V符號(hào)開始再交替變換[]。：其中： ①COUNT0是作為連0的計(jì)數(shù)器。 01表示1 COUNT0=0。② COUNT1作為記非0符號(hào)的奇偶數(shù)，其中0表示為偶數(shù)，1表示為奇數(shù)。 DS12: DFF PORT MAP(S1(1),CLK,S1(2))。 ELSE COUNT1=COUNT1。同時(shí)，“1”、 “V”，“B”已經(jīng)分別用雙相碼“01”，“11”，“10”標(biāo)識(shí)，所以對(duì)“1”，“V”， “B”的正負(fù)交替變換很容易實(shí)現(xiàn)。 FLAGOB=2。 ，上述的程序下載到FPGA中最終的輸出結(jié)果并不是“1”，“+1”，“0”的多電平變化波形，而是單極性雙電平的信號(hào)。由前面分析可知，EDA軟件QUARTUSⅡ是不能在波形仿真中處理雙/單極性變換的，因此，本文采用一個(gè)外部硬件電路來實(shí)現(xiàn)雙/單極性的變換。039。139。在本譯碼程序中，由于需要根據(jù)現(xiàn)在狀態(tài)決定過去狀態(tài)的事件，為了實(shí)現(xiàn)這一個(gè)結(jié)果，本程序中設(shè)計(jì)了一個(gè)五位移位寄存器來寄存過去的狀態(tài)即將輸出的狀態(tài)，為了輸入的是“+1”還是“1”和達(dá)到扣V扣B的功能，在本譯碼程序中設(shè)計(jì)了一個(gè)計(jì)“+1”計(jì)數(shù)器COUNT01和一個(gè)計(jì)“1”計(jì)數(shù)器COUNT10來對(duì)輸入的信號(hào)進(jìn)行計(jì)數(shù)判斷，最終達(dá)到對(duì)HDB3碼進(jìn)行譯碼的目的。并且從QUARTUSⅡ的編譯時(shí)可知，此譯碼模塊的占用邏輯單元為10，對(duì)邏輯單元的占用率小于1%，占用引腳為5，這與編碼器引腳的占用一致，而對(duì)于存儲(chǔ)單元的占用為0，可知此譯碼器的資源的占用相當(dāng)少，便于以后的系統(tǒng)升級(jí)與優(yōu)化。衷心感謝百忙之中抽出時(shí)間評(píng)閱我的論文的各位老師，感謝他們?cè)u(píng)閱本文付出的辛勤勞動(dòng)。 SIGNAL COUNT1: INTEGER RANGE 1 DOWNTO 0。139。039。 DS12: DFF PORT MAP(S1(1),CLK,S1(2))。)THEN FIRSTV=1。 COUNT1=0。 END IF。 ELSIF(FLAGOV=2)THEN