【正文】 REG0=39。139。 REG2=39。 REG4=39。 REG0=39。 +1 SIGNAL COUNT10: INTEGER RANGE 1 DOWNTO 0。USE 。 FLAGOB=FLAGOB。 FLAGOV=2。 ELSIF(FLAGOB=2)THEN CODEOUT=01。 FLAGOB=1。 END IF。 COUNT1=0。 END IF。139。 COUNT1=0。 S0(4)=S0(3)。 ADD_B: PROCESS(CLKB) BEGIN IF(CLKB39。 S1(0)=CODEOUTV(1)。 COUNT0=COUNT0。 CODEOUTV=11。 ELSE CASE CODEIN IS WHEN 39。 END COMPONENT DFF。 SIGNAL FLAGOB: INTEGER RANGE 2 DOWNTO 0。ARCHITECTURE RTL OF ENHDB3 IS SIGNAL CODEOUTV: STD_LOGIC_VECTOR(1 DOWNTO 0)。V39?；贔PGA的HDB3編譯碼的建模與實現(xiàn) 參考文獻(xiàn)參考文獻(xiàn)[1] 樊昌信，張甫翎，徐炳祥，吳成柯．通信原理[M]．北京：國防工業(yè)出版社，96～100.[2] 譚會生，張昌凡．EDA技術(shù)及應(yīng)用[M]．西安：西安科技大學(xué)出版社，2004．4，1～90．[3] 丁明威，黃培中．用自頂向下方法設(shè)計復(fù)接分接器[J]．通信技術(shù)，2000，（8）: 107～109．[4] 曾烈光．復(fù)接系統(tǒng)定時的數(shù)字提取技術(shù)及其性能[J]．通信學(xué)報，1999．6（12）: 91～93．[6] 段吉海，黃智偉．基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與實現(xiàn)[M]．北京：電子工業(yè)出版社，2004．5，72～106．[7] 陳波．EDA技術(shù)在電子設(shè)計中的應(yīng)用[J]．電力學(xué)報，2002，25（6）:71～73．[8] 勞有蘭．基于FPGA時分復(fù)用數(shù)字基帶通信系統(tǒng)的設(shè)計[J]．廣西工學(xué)院學(xué)報，2003，6（9）: 34～37．[9] 王樂毅．EDA設(shè)計技術(shù)與方法PLD與 EDA工具[J]．青島：青島化工學(xué)院學(xué)報，2001，54（23）: 339～343．[10] 林敏，方穎立．VHDL數(shù)字系統(tǒng)設(shè)計與高層次綜合[J]．信息時代，2002，5(6): 122～130.[11] 童詩白，華成英．模擬電子技術(shù)基礎(chǔ)[M]．北京：高等教育出版社，2003．4，417～425，440～442．[12] 孫占華，吳靖．NRZ 偽隨機(jī)碼序列同步時鐘提取[J]．?dāng)?shù)字通信，1999，1(4）: 1～3．[13] 張少鋒．基于單片F(xiàn)PGA的數(shù)字復(fù)接系統(tǒng)設(shè)計[J]．現(xiàn)代電子技術(shù)，2005，25(22)：1～3．基于FPGA的HDB3編譯碼的建模與實現(xiàn) 致謝致 謝在本論文完成之際，首先要感謝楊老師在本論文的寫作期間給我的悉心指導(dǎo)和大力支持。同時在系統(tǒng)仿真校驗時，若發(fā)現(xiàn)不符合要求，只要查找出有問題的模塊，修改一次，則使該系統(tǒng)有問題的模塊得到更正，從而解決了由此模塊產(chǎn)生的系統(tǒng)錯誤。 HDB3碼譯碼器的波形仿真及分析根據(jù)前面HDB3碼的編碼器仿真出來的波形和代碼，把其輸入到譯碼器的輸入端口，仿真，比較最終輸出的是否與第三章在編碼器仿真時輸入的代碼一致，一致則譯碼正確，否則錯誤。 REG1=39。 END PROCESS。 1 END IF。 V ELSE COUNT01=0。 REG3=39。)THEN COUNT01=0。 譯碼的硬件實現(xiàn)部分 基于VHDL譯碼器的實現(xiàn)根據(jù)譯碼器的譯碼原理。只要找到V碼，不管V碼前面兩個碼元是“0”碼，還是3個“0”碼，只要把它們一律清零，就完成了扣V和扣B的功能，進(jìn)而得到原來的二元信碼序列。同時從QUARTUSⅡ上可以看出，編碼器系統(tǒng)占用了75個邏輯單元，邏輯單元的占用率為7%，利用了5個芯片引腳，引腳的占用率為5%，對于存儲單元的占用率為0，由此可知，此編碼器的方案可行，系統(tǒng)資源的占用率低，有利以后為系統(tǒng)進(jìn)行升級優(yōu)化。本單/雙極性的變換，由于EDA軟件不能處理雙極性的數(shù)值，實際上是把單相碼變換成雙相碼后再使用硬件電路來把其轉(zhuǎn)換成雙極性的信號，如本單/雙極性變換的模塊中，使用了FLAGOV，F(xiàn)LAGOB兩個輸出控制寄存器控制HDB3碼的輸出，其控制的方式——當(dāng)FLAGOB/FLAGOV為0時表示還未遇到V/B，為1時表示遇到奇數(shù)個V/B，為2時表示遇到偶數(shù)個V/B，例如當(dāng)代碼為：ELSIF(CODEOUTB=11)THEN IF(FLAGOV=0)THEN IF(FLAGOB=0)THEN CODEOUT=01。 FLAGOV=1。 ELSIF(FLAGOV=2)THEN CODEOUT=01。以下是部分實現(xiàn)單雙極性變換控制功能的關(guān)鍵代碼，具體程序見附錄一。表示當(dāng)輸入的代碼CODEOUTV=01時，判斷計“1”計數(shù)器COUNT1的狀態(tài)，當(dāng)為0時，即V之間的非0符號為偶數(shù)時，對遇一寄存器FIRST_1賦1，計“1”計數(shù)器COUNT1賦1移位寄存器里的數(shù)值分別向高位移一位。 END PROCESS ADD_B。 ELSE S1(4)=S1(3)。 ADD_B: PROCESS(CLKB) BEGIN IF(CLKB39。以下給出添加符號“B”模塊的部分程序，完整的程序見附錄一。⑦ 在本程序中用“11”來標(biāo)識符號“V”。； CODEOUTV=“11”；COUNT0=0；這都是在進(jìn)程PROCESS中，通過條件控制語句CASE完成添加破壞符號“V”功能。 CODEOUTV=11。 ELSE CASE CODEIN IS WHEN 39。 添加破壞符號“V”符號流程圖，完成HDB3碼編碼的程序?qū)崿F(xiàn)添加破壞符號“V”功能的程序，以下給出實現(xiàn)添加破壞符號“V”功能的關(guān)鍵代碼，具體程序見附錄一。 基于VHDL編碼器的實現(xiàn)1. 添加破壞符號“V”的實現(xiàn) 添加破壞符號“V”模塊的功能實際上就是對消息代碼里的四個連0串的檢測，即當(dāng)出現(xiàn)四個連0串的時候，把第四個“0”變換成符號“V”（“V”可以是邏輯電平“1”），而在其他的情況下，則保持消息代碼的原樣輸出，同時為了區(qū)別代碼“1”、 “V”和“0”，在添加破壞符號“V”時，用“11”標(biāo)識符號“V”，用“01”標(biāo)識符號“1”，用“00”標(biāo)識符號“0”。圖 HDB3碼編碼器模型如圖所示：整個HDB3碼的編碼器包括3個功能部分：添加破壞符號“V”、添加符號“B”和單極性碼轉(zhuǎn)變成雙極性碼，各部分之間采用同步時鐘作用，并且?guī)в幸粋€異步的復(fù)位（清零）端口。如：信息序列：10011010111100001AMI碼：+1001+1010+11+110000+1HDB3碼是一種AMI碼的改進(jìn)型，它的編碼過程為：①沒有4個或4個連“0”串時，HDB3編碼規(guī)律與AMI碼相同，即“1”碼變?yōu)椤?1”、 “1”交替脈沖。 ⒌豐富的設(shè)計庫QUARTUS II提供豐富的庫單元供設(shè)計者使用，其中包括74系列的全部器件和多種特殊的邏輯宏功能(MacroFunction)以及新型的參數(shù)——化兆功能(MegaFunction) 。 EDA工具QUARTUSⅡ[] QUARTUSⅡ軟件是美國Altera公司為SOPC(System on a Programmable Chip，系統(tǒng)級可編程芯片) 提供最全面的設(shè)計平臺。這樣，在工藝變更時，只要改變相應(yīng)的映射工具就行了。其范圍之廣是其它方法所不能比擬的。 FPGA的系統(tǒng)介紹FPGA是20世紀(jì)80年代中期，美國Altera公司推出一種現(xiàn)場可編程門陣列，其結(jié)構(gòu)主要分為三部分：可編程邏輯單元，可編程輸入輸出單元和可編程連線部分。它誕生于20世紀(jì)70年代，在20世紀(jì)80年代以后，隨著集成電路技術(shù)和計算機(jī)技術(shù)的發(fā)展而迅速發(fā)展。對于HDB3編譯碼器的實現(xiàn)，本畢業(yè)設(shè)計采用硬件描述語言VHDL來實現(xiàn)。特別是HDB3(High Density Bipolar3 Coding，三階高密度雙極性碼)碼的使用，其不但保持AMI(Alternation mark Inversion，交替反轉(zhuǎn)碼)碼的優(yōu)點外，更使連0串的個數(shù)減到至多0個的優(yōu)點，而且還克服了AMI碼的關(guān)于可能出現(xiàn)長連0串而造成提取定時信號困難的缺點。軟件部分是基于QUARTUSⅡ的平臺上對輸入的碼元進(jìn)行編碼和譯碼，通過系統(tǒng)仿真，驗證了HDB3碼的編譯碼的正確性；硬件部分采用CD74HC4052雙四選一的數(shù)模選擇器實現(xiàn)單極性到雙極性的轉(zhuǎn)換；采用AD790和SE5539實現(xiàn)雙極性到單極性的轉(zhuǎn)換。但它具有產(chǎn)品更新慢、設(shè)計靈活性差、不可重配置及現(xiàn)場升級性能缺乏等缺點。第四章介紹HDB3碼的譯碼原理，并基于FPGA對HDB3碼譯碼部分進(jìn)行建模及實現(xiàn)，通過波形仿真，校驗譯碼模塊的正確性。與大規(guī)模專用集成電路相比，用PLD實現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險、修改邏輯設(shè)計方便、小批量生產(chǎn)成本低等優(yōu)勢?；谏鲜龅膬?yōu)點，本畢業(yè)設(shè)計采用FPGA芯片作為平臺，這樣可以把整個系統(tǒng)下載到一塊芯片之中，實現(xiàn)了所謂的片上系統(tǒng)，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。其他HDL語言如UDL/I、Verilog等對系統(tǒng)級的功能描述能力較弱?？芍貜?fù)利用他人的IP(Intelligence Property)模塊和軟核(Soft Core)也是VHDL的另一特色許多設(shè)計不必每次都從頭再來，只要在更高層次上把IP模塊組合起來，就能達(dá)到事半功倍的效果。QUARTUSⅡ的編譯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能，使設(shè)計人員能比較容易地將其設(shè)計集成到可編程邏輯器件中。在基帶傳輸中，常用的碼型有AMI碼、HDB3碼、4B/3T碼、CMI碼、以及雙相碼等。按照實時信號處理的理論，這是無法實現(xiàn)的。另外，如何準(zhǔn)備識別電路中的“1”、“V”和“B”，這也是一個難點，因為“V”和“B”符號是人為標(biāo)識的符號，但在電路中最終的表示形式還是邏輯電平“1”，同時QUARTUSⅡ軟件也不能像HDB3碼的編碼規(guī)則那樣把代碼串變換成AMI碼，這是因為QUARTUSⅡ軟件不能處理帶負(fù)號的信號，因此在軟件中本設(shè)計還是利用雙相碼來表示。1表示遇到四個連0，0表示未遇到四個連0的狀態(tài)③在本程序中用“01”標(biāo)識“1”。139。039。此添加破壞符號“V”功能程序設(shè)計了一個計數(shù)器COUNT0，用來作為應(yīng)添加破壞符號“V”符號的標(biāo)志。④ 在本程序中用“10”來標(biāo)識符號“B”。所謂元件例化就是引入一種連接關(guān)系，將預(yù)先設(shè)計好的設(shè)計實體定義為一個元件，然后利用特定的語句將此元件與當(dāng)前的設(shè)計實體中的指定的端口相連接，從而為當(dāng)前設(shè)計實體引入一個新的低一級的設(shè)計層次。 DS13: DFF PORT MAP(S1(2),CLK,S1(3))。 COUNT1=1。 S0(4)=S0(3)。 COUNT1=1。 單雙極性變換控制的程序流程圖—“01”和“10”部分 單雙極性變換控制的程序流程圖—“11”部分“00”部分其中在圖中：①以01表示+1。 FLAGOB=1。 FLAGOB=1。 END IF。其中芯片的特性如下： CD74HC4052引腳圖 CD74HC4052的DA轉(zhuǎn)換特性圖，： 單雙極性轉(zhuǎn)換電路框圖其中CODEOUT0和CODEOUT1是來自FPGA芯片EPF10K20TC1444輸出的兩個引腳，CODEOUT1為高位，CODEOUT0為低位。而當(dāng)