【正文】 u3:firrom port map(y0=y0,y1=y1,y2=y2,y3=y3,y4=y4,y5=y5,y6=y6, y7=y7,clk=clk,z0=z0,z1=z1,z2=z2,z3=z3,z4=z4,z5=z5,z6=z6, z7=z7)。 a0,a1,a2,a3,a4,a5,a6,a7,b0,b1,b2,b3,b4,b5,b6,b7: buffer std_logic_vector (7 downto 0))。 yout:out std_logic_vector(15 downto 0))。 頂層文件的 VHDL 代碼如下： library ieee。 Hdr=[1,1,0,0]。 hn=hd.*w_ham。 Ws=*pi。從選題到初稿的修改再到定稿的完成，在此過程中遇到了很多障礙和難題，但在老師和同學(xué)的幫助下，都被一一攻破了 。首先是對于軟硬件的熟練掌握情況；其次是雖然本設(shè)計(jì)有很多優(yōu)勢，但在很多功能上依然有很大的發(fā)展空間；最后是有待提高創(chuàng)新思維的能力。使本文層次清楚明了，易于理解。 仿真結(jié)束后，觀察示波器模塊， 圖 54 示波器第一欄顯示波形 示波器第一欄為頻率為 500KHz 的正弦波， 圖 55 示波器第二欄顯示波形 示波器第二欄為頻率為 5MHz 的正弦波， 圖 56 示波器第三欄顯示波形 示波器第三欄為第一 欄和第二欄的兩列正弦波疊加后的波形， 圖 57 示波器第四欄顯示波形 示波器第四欄為第三欄的波形（即第一欄和第二欄的兩列正弦波疊加后的波形），經(jīng)過 FIR 低通濾波器后的波形輸出。濾波器模型如圖 430 所示。 （ 4）加入 Shift Taps 模塊 添加 Altera DSP Builder Blockset 文件夾中， Storage 庫中的 Shift Taps 模塊， 圖 421 Shift Taps 模塊 圖 422 Shift Taps模塊參數(shù)設(shè)置 設(shè)置參數(shù) Number of Taps 為 20， Distance Between Taps 為 1，如圖 422 所示。分別為： 【 50 63 75 85】【 93 97 97 93】【 85 75 63 50】【 37 27 24 6】 添加 Altera DSP Builder Blockset 文件夾中， Arithmetic 庫中的 Parallel Adder Subtractor 模塊， 圖 411 Parallel Adder Subtractor 模塊 參數(shù)設(shè)置如圖 412 所示。 圖 45 濾波器雙精度系數(shù) FPGA 定點(diǎn)數(shù)轉(zhuǎn)換 根據(jù) DSP Builder 的位寬設(shè)計(jì)規(guī)則：在 Simulink 中，所有數(shù)據(jù)是利用雙精度（ double）來表示的，它是 64 位二進(jìn)制的補(bǔ)碼浮點(diǎn)數(shù)，而雙精度數(shù)對 FPGA 是不可行的。 （ 3） 時序關(guān)系對比 在 DSP Builder 和 Simulink 中驚醒仿真的方法，時序模型，驅(qū)動和輸出之間的存在關(guān)系對比。一般情況下，轉(zhuǎn)換為較多的位數(shù)精度較高，但是需要較多的硬件資源，對于設(shè)計(jì)者來說，就是在資源與性能之間找到一 個折衷的方案，以達(dá)到最高的性價比。 使用 DSP Builder 模塊迅速生成 Simulink 系統(tǒng)建模硬件。實(shí)現(xiàn)嵌入式 DSP 系統(tǒng)，已經(jīng)不能像一般的數(shù)字系統(tǒng)的設(shè)計(jì)那樣，從寄存器傳輸級利用硬件描述語言直接進(jìn)行描述，而是要先脫離開硬件實(shí)現(xiàn)的結(jié)構(gòu)，從算法的角度對所涉及的系統(tǒng)進(jìn)行建模，方針和優(yōu)化?？梢圆捎萌缦鹿奖硎? )()()( 01 knxknxny Mk kNk k ba ???? ?? ?? 在公式中，系數(shù) ak ， bk 通常都是通過理論計(jì)算或者 MATLAB 工具計(jì)算得到的。 等待時間定義為由系統(tǒng)接受相應(yīng)的輸入到產(chǎn)生一個輸出之間的時間差。 在 DSP 系統(tǒng)中，一旦所有的輸入數(shù)據(jù)有效，就可以執(zhí)行任何的處理任務(wù)或計(jì)算，在這個意義上，這些系統(tǒng)由數(shù)據(jù)流同步，而不是由系統(tǒng)的時鐘同步，這使得 DSP 系統(tǒng)可以利用沒有全局時鐘要求的異步電路， DSP 算法由對一個無限時間序列重復(fù)地執(zhí)行相同代碼不終止的程序來描述。設(shè)計(jì)方法過去主要包括窗函數(shù)法和最優(yōu)化方法（等同波紋法）。應(yīng)用最廣的是線性、時不變數(shù)字濾波器，以及 FIR 濾波器。 數(shù)字濾波器是一個 離散時間系統(tǒng) （按預(yù)定的算法，將輸入 離散時間信號 轉(zhuǎn)換為 所 要求的輸出離散時間信號的特定功能裝置）。 Quartus II 軟件除了進(jìn)行基于 FPGA 的一般的數(shù)字系統(tǒng)開發(fā)外。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus， 1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。從最初的基于 DOS 的 A+Plus，發(fā)展到 Max+Plus， 1991 年推出基于 Windows 的開發(fā)工具 Max+Plus II。它極大地提高了設(shè)計(jì)靈活性并縮短了產(chǎn)品上市時間，在通信、工業(yè)控制、航空領(lǐng)域中廣泛應(yīng)用。所以對數(shù)字濾波器的工作原理，硬件結(jié)構(gòu)和實(shí)現(xiàn)方法進(jìn)行研究具有一定的意義。 數(shù)字濾波器是一個 離散時間系統(tǒng) （按預(yù)定的算法，將輸入 離散時間信號 要求的輸出離散時間信號的轉(zhuǎn)換為所特定功能裝置）。 Analysis Tool(FDATool) is used to design the filter . Then according to practical requirement derive and quantify the coefficient . Use the Simulink Library and the DSP Builder Library to establish design model and simulate in the Simulink. Key words: FPGA， FIR low pass Filter , DSP Builder , Simulink 第 1 章 緒論 概述 在當(dāng)今的生活中，身邊的工程技術(shù)領(lǐng)域越來越受到關(guān)注。 EDA 設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)課程論文 題 目 基于 FPGA 的 FIR 數(shù)字低通濾波器的設(shè)計(jì) 學(xué) 院 通信與電子工程學(xué)院 專業(yè)班級 通信 111 班 學(xué)生姓名 霍守斌 指導(dǎo)教師 大力會 2020 年 6 月 3 日 目 錄 摘 要 ................................................................ I Abstract ............................................................ II 第 1 章 緒論 ......................................................... 1 課題的目的和意義 .............................................. 1 FPGA 技術(shù)的發(fā)展及應(yīng)用 ........................................ 2 FPGA 軟件設(shè)計(jì)工具 Quartus II .................................... 3 第 2 章 FIR 數(shù)字濾波器的理論研究及分析 ............................... 5 數(shù)字濾波器的理論基礎(chǔ) .......................................... 5 數(shù)字濾波器的分類 .............................................. 5 FIR 數(shù)字濾波器的設(shè)計(jì)方法 ....................................... 6 第 3 章 FPGA DSP 系統(tǒng)設(shè)計(jì)分析 ....................................... 7 DSP 的基本概念 ................................................ 7 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn) .......................................... 8 DSP Builder 設(shè)計(jì)工具及設(shè)計(jì)規(guī)則 .................................. 9 第 4 章 基于 FPGA 的 FIR 低通濾波器設(shè)計(jì) ............................. 12 設(shè)計(jì)方案 ...................................................... 12 FDATool 濾波器設(shè)計(jì) ........................................... 12 FPGA 定點(diǎn)數(shù)的確定 ............................................ 14 導(dǎo)出系數(shù)文件 ............................................... 14 FPGA 定點(diǎn)數(shù)轉(zhuǎn)換 .......................................... 15 FIR 濾波器模型的建立 .......................................... 17 乘加子系統(tǒng)的搭建 ........................................... 17 濾波器模塊的添加和模塊參數(shù)設(shè)置 ............................ 21 各模塊的連接 ............................................... 27 第 5 章 Simulink 仿真