【正文】 替變換出現(xiàn)的。從實現(xiàn)的過程來看，基于EDA平臺上采用模塊化的設(shè)計的優(yōu)點是在于工作的過程中，可以把編輯的代碼下載到硬件平臺上直接校驗其正確性從而節(jié)省了系統(tǒng)的開發(fā)時間，同時采用模塊化的設(shè)計便于查找出在編譯系統(tǒng)是發(fā)生的錯誤，便于以后對系統(tǒng)進(jìn)行升級優(yōu)化。 小結(jié)本章主要介紹了HDB3碼編碼的建模和實現(xiàn)的方法，并基于VHDL語言采用模塊化的設(shè)計方法進(jìn)行了實現(xiàn)，對于HDB3碼的實現(xiàn)本章使用了三個模塊：添加破壞點V模塊，添加B模塊，單/雙極性變換模塊，由于在EDA的平臺上不能處理負(fù)信號的緣故，本文對HDB3碼極性變換采用硬件電路來實現(xiàn)，取得了較好的效果。 HDB3碼編碼器的波形仿真及分析 輸入全 “0”時編碼輸出 輸入全“1”時編碼輸出 輸入“000000000000001000000……”時編碼輸出 輸入“100001000011000011000010” 時編碼輸出由仿真波形可以得出：CODEIN： 00000000000000000000……CODEOUT：0100000111000011010000011100001101000001……CODEIN： 11111111111111111111…… CODEOUT：0111011101110111011101110111011101110111……CODEIN： 00000000000001000000……CODEOUT：01000001110000110100000100110000000110100……CODEIN： 100001000011000011000010CODEOUT：010000000111000000110111010000011101110000110100~，其輸出的代碼與根據(jù)HDB3碼編碼原理算出來的代碼完全一致，滿足實時通信對延遲的要求。其中芯片的特性如下： CD74HC4052引腳圖 CD74HC4052的DA轉(zhuǎn)換特性圖，： 單雙極性轉(zhuǎn)換電路框圖其中CODEOUT0和CODEOUT1是來自FPGA芯片EPF10K20TC1444輸出的兩個引腳，CODEOUT1為高位，CODEOUT0為低位。 ，上述的程序下載到FPGA中最終的輸出結(jié)果并不是“1”，“+1”，“0”的多電平變化波形，而是單極性雙電平的信號。 FLAGOV=1。END ARCHITECTURE RTL。 END IF。 FLAGOV=FLAGOV。 判V FLAGOV/FLAGOB:0表示還未遇到V/B,1表示遇到奇數(shù)個V/B,2表示遇到偶數(shù)個V/B ELSE CODEOUT=00。 ELSIF(CODEOUTB=11)THEN IF(FLAGOV=0)THEN ……………………………… ELSIF(FLAGOV=1)THEN ELSIF(FLAGOV=2)THEN CODEOUT=01。 FLAGOB=1。 FLAGOB=2。 END IF。 FLAGOB=2。 FLAGOB=1。139。 IF(CLK39。③以00表示0。 單雙極性變換控制的程序流程圖—“01”和“10”部分 單雙極性變換控制的程序流程圖—“11”部分“00”部分其中在圖中：①以01表示+1。同時，“1”、 “V”，“B”已經(jīng)分別用雙相碼“01”，“11”，“10”標(biāo)識，所以對“1”，“V”， “B”的正負(fù)交替變換很容易實現(xiàn)。根據(jù)HDB3碼的編碼規(guī)則，可知 “V”的極性是正負(fù)交替變換的，而余下的“1”和“B”本畢業(yè)設(shè)計把其看成為一體且是正負(fù)交替變換的，同時滿足“V”的極性與前面的非零碼極性一致。 S0(4)=S0(3)。 COUNT1=1。在此添加“B”的功能模塊中，例如程序代碼為：(CODEOUTV=01)THEN IF(COUNT1=0)THEN FIRST_1=39。 CODEOUTB=S1(4)amp。 END IF。 S0(4)=S0(3)。 ELSE COUNT1=COUNT1。 S0(4)=S0(3)。 S0(4)=S0(3)。 COUNT1=1。)THEN IF(CODEOUTV=11)THEN ………………………… ELSIF(CODEOUTV=01)THEN IF(COUNT1=0)THEN FIRST_1=39。EVENT AND CLKB=39。 調(diào)元件DFF,即D觸發(fā)器 BCLK: CLKB=NOT CLK。 DS13: DFF PORT MAP(S1(2),CLK,S1(3))。 DS12: DFF PORT MAP(S1(1),CLK,S1(2))。DS11: DFF PORT MAP(S1(0),CLK,S1(1))。元件例化是使VHDL設(shè)計實體構(gòu)成自上而下層次化設(shè)計的一種重要途徑。所謂元件例化就是引入一種連接關(guān)系，將預(yù)先設(shè)計好的設(shè)計實體定義為一個元件，然后利用特定的語句將此元件與當(dāng)前的設(shè)計實體中的指定的端口相連接，從而為當(dāng)前設(shè)計實體引入一個新的低一級的設(shè)計層次。因此，在程序的結(jié)構(gòu)中進(jìn)行元件聲明（Component Declaration），調(diào)用庫里的D觸發(fā)來實現(xiàn)延遲作用。 添加符號“B”符號流程圖，此添加符號“B”模塊涉及到一個有現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題，其次還有如何確定是“1”，還是“V”的問題，是本畢業(yè)設(shè)計所遇到的第一個難點。⑥ 在本程序中用“00”來標(biāo)識符號“0”。④ 在本程序中用“10”來標(biāo)識符號“B”。② COUNT1作為記非0符號的奇偶數(shù)，其中0表示為偶數(shù)，1表示為奇數(shù)。假設(shè)輸入某信息序列，根據(jù)設(shè)計思想，輸入代碼一添加破壞符號“V”后的關(guān)系如下：信息序列： 10000100001100011添加破壞符號V后：0100000011010000001101010000000101“B”的實現(xiàn)根據(jù)HDB3碼的編碼規(guī)則可知：添加破壞符號“V”模塊的功能是為了保證附加“V”符號后的序列不破壞“極性交替反轉(zhuǎn)”造成的無直流特性，即當(dāng)相鄰“V”符號之間有偶數(shù)個非0符號的時候，把后一小段的第一個“0”變換成一個非破壞符號——“B”符號。139。此添加破壞符號“V”功能程序設(shè)計了一個計數(shù)器COUNT0，用來作為應(yīng)添加破壞符號“V”符號的標(biāo)志。 S0(0)=CODEOUTV(0)。 COUNT0=0。139。039。 01表示1 COUNT0=0。139。 COUNT0=0。139。139。ADD_V: PROCESS(CLK,CLR) 添加破壞符號V程序 BEGIN IF(CLK39。⑤在本程序中用“11”標(biāo)識“V”。1表示遇到四個連0，0表示未遇到四個連0的狀態(tài)③在本程序中用“01”標(biāo)識“1”。：其中： ①COUNT0是作為連0的計數(shù)器。因此，添加破壞符號“V”的設(shè)計思想如下：首先判斷輸入的代碼是什么，如果輸入的符號是“0”碼，則接著判斷這是第幾個“0”碼，如果是第四個“0”碼，則把這個“0”碼變換成“V”碼。例如：信息序列： 110010雙相碼： 101001011001通過字節(jié)替代方法解決了識別“1”、“V”和“B”的問題。另外，如何準(zhǔn)備識別電路中的“1”、“V”和“B”，這也是一個難點，因為“V”和“B”符號是人為標(biāo)識的符號，但在電路中最終的表示形式還是邏輯電平“1”，同時QUARTUSⅡ軟件也不能像HDB3碼的編碼規(guī)則那樣把代碼串變換成AMI碼，這是因為QUARTUSⅡ軟件不能處理帶負(fù)號的信號，因此在軟件中本設(shè)計還是利用雙相碼來表示。因此本設(shè)計在此處把信號處理的順序變換一下：首先完成添加破壞符號“V”工作，接著執(zhí)行添加符號“B”功能，最后實現(xiàn)單極性變雙極性的信號輸出。不過，信號處理的順序不能像編碼規(guī)則那樣：首先把代碼串變換成為AMI碼，完成添加破壞符號“V”、添加符號“B”工作之后，其后的“+1”和“1”的極性還要依據(jù)編碼規(guī)則的規(guī)定變換。為了減少資源的消耗和電路的復(fù)雜度，在對信號進(jìn)行HDB3碼編碼時，先依據(jù)HDB3碼的編碼規(guī)則進(jìn)行添加破壞符號“V”然后進(jìn)行添加符號“B”操作，最后才進(jìn)行單極性信號變成雙極性信號的轉(zhuǎn)換。按照實時信號處理的理論，這是無法實現(xiàn)的。這一點，當(dāng)相鄰V符號之間有奇數(shù)個非0符號時，則是能得到保證，當(dāng)有偶數(shù)個非0符號時，則就得不到保證，這時再將該小段的第一個0變換成+B或B，B符號的極性與前一非0符號的極性相反，并讓后面的非0符號從V符號開始再交替變換[]。②當(dāng)代碼序列中出現(xiàn)4個或4個以上連“0”串時，則將每4個連“0”小段即“0000”的第4個0變換成與前一非“0”符號(+1或1)同極性的符號，用破壞符號V表示(即+1記為+V，1記為V)。將“0”碼保持不變，把“1”碼變?yōu)?1交替的脈沖。在基帶傳輸中，常用的碼型有AMI碼、HDB3碼、4B/3T碼、CMI碼、以及雙相碼等?；谏鲜龅奶攸c，本文采用QUARTUSⅡ軟件對HDB3編、譯碼的仿真驗證。⒍接受高級描述語言QUARTUS II接受多種硬件描述語言，包括VHDL、AHDL、C、C++等語言。⒋完全集成化QUARTUS II的設(shè)計輸入、處理、驗證、器件編程等功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，可以使用戶進(jìn)行動態(tài)調(diào)試，加快開發(fā)進(jìn)程。QUARTUSⅡ的編譯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能，使設(shè)計人員能比較容易地將其設(shè)計集成到可編程邏輯器件中。目前，QUARTUS II支持與Cadence、Exemplarlogic、Mentor Graphics、 Synopsys、Synplicity、Viewlogic等公司的EDA工具接口。它具有比起其他的編譯軟件，具有以下的優(yōu)點：⒈開放的界面QUARTUS II軟件可與其它EDA廠家的設(shè)計輸入、綜合、驗證工具相連接。因此本畢業(yè)設(shè)計采用VHDL語言設(shè)計一個完善的HDB3碼編、譯碼器?？芍貜?fù)利用他人的IP(Intelligence Property)模塊和軟核(Soft Core)也是VHDL的另一特色許多設(shè)計不必每次都從頭再來，只要在更高層次上把IP模塊組合起來，就能達(dá)到事半功倍的效果。基于上述的特點，可知VHDL語言可讀性好，又能被計算機(jī)識別。由此可見，修改電路和改變工藝之間的相關(guān)性較小。采用VHDL語言的設(shè)計，當(dāng)門級或門級以上層次的描述通過仿真檢驗以后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝(如MOS, CMOS等)。其他HDL語言如UDL/I、Verilog等對系統(tǒng)級的功能描述能力較弱。⒉系統(tǒng)硬件描述能力強(qiáng) VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的框圖直到門級電路。目前大多數(shù)EDA工具幾乎都支持VHDL語言。VHDL語言起源于美國國防部的VHSIC，VHDL是一種高級描述語言，適用于行為級和RTL級的描述相對與Verilog語言和ABEL語言這些較低一級的適合描述門級電路的描述性語言而言，其具有以下的優(yōu)點：⒈設(shè)計方法靈活、支持廣泛 VHDL語言可以支持自頂至下(TopDown)和基于庫(LibraryBased)的設(shè)計方法，而且還支持同步電路、異步電路、FPGA以及其他隨機(jī)電路的設(shè)計?；谏鲜龅膬?yōu)點，本畢業(yè)設(shè)計采用FPGA芯片作為平臺，這樣可以把整個系統(tǒng)下載到一塊芯片之中，實現(xiàn)了所謂的片上系統(tǒng)，從而大大縮小了體積，便于工程人員的管理和屏蔽外界干擾。概括來說，F(xiàn)PGA器件具有下列優(yōu)點：高密度、高效率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本、設(shè)計靈活方便，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證。FPGA器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機(jī)存取存儲器工藝，設(shè)計靈活，集成度高，可利用計算機(jī)輔助設(shè)計，繪出實現(xiàn)用戶邏輯原理圖、編輯布爾方程或用硬件描述語言等方式設(shè)計輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動布局布線、模擬仿真的過程；最后生成配置FPGA器件的數(shù)據(jù)文件，對FPGA器件初始化。隨后出現(xiàn)了PAL、GAL、EPLD(Erasable Programmable Logic Devices，可擦除可編程邏輯器件)和CPLD、PFGA、ispLSI。與大規(guī)模專用集成電路相比，用PLD實現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險、修改邏輯設(shè)計方便、小批量生產(chǎn)成本低等優(yōu)