【正文】 V”、添加符號(hào)“B”和單極性碼轉(zhuǎn)變成雙極性碼，各部分之間采用同步時(shí)鐘作用，并且?guī)в幸粋€(gè)異步的復(fù)位（清零）端口。這樣做需要大量的寄存器，同時(shí)電路結(jié)構(gòu)也變得復(fù)雜。這樣做的好處是輸入進(jìn)來的信號(hào)和添加破壞符號(hào)“V”、添加符號(hào)“B”功能電路中處理的信號(hào)都是單極性信號(hào)，且需要的寄存器的數(shù)目可以很少。雙相碼的編碼規(guī)則如下：對(duì)每個(gè)二進(jìn)制代碼分別利用兩個(gè)不同相位的二進(jìn)制代碼去取代。 基于VHDL編碼器的實(shí)現(xiàn)1. 添加破壞符號(hào)“V”的實(shí)現(xiàn) 添加破壞符號(hào)“V”模塊的功能實(shí)際上就是對(duì)消息代碼里的四個(gè)連0串的檢測(cè)，即當(dāng)出現(xiàn)四個(gè)連0串的時(shí)候，把第四個(gè)“0”變換成符號(hào)“V”（“V”可以是邏輯電平“1”），而在其他的情況下，則保持消息代碼的原樣輸出，同時(shí)為了區(qū)別代碼“1”、 “V”和“0”，在添加破壞符號(hào)“V”時(shí)，用“11”標(biāo)識(shí)符號(hào)“V”，用“01”標(biāo)識(shí)符號(hào)“1”，用“00”標(biāo)識(shí)符號(hào)“0”。在其他的情況下，讓原碼照常輸出。② COUNT0_S是四個(gè)連“0”狀態(tài)寄存器。④在本程序中用“00”標(biāo)識(shí)“0”。 添加破壞符號(hào)“V”符號(hào)流程圖，完成HDB3碼編碼的程序?qū)崿F(xiàn)添加破壞符號(hào)“V”功能的程序，以下給出實(shí)現(xiàn)添加破壞符號(hào)“V”功能的關(guān)鍵代碼，具體程序見附錄一。EVENT AND CLK=39。)THEN IF(CLR=39。)THEN CODEOUTV=00。 ELSE CASE CODEIN IS WHEN 39。=CODEOUTV=01。 WHEN 39。= IF(COUNT0=3)THEN COUNT0_S=39。 CODEOUTV=11。 ……………………………… END PROCESS ADD_V。 S1(0)=CODEOUTV(1)。例如在程序代碼中當(dāng)CODEIN=1表示輸入的信號(hào)為“1”COUNT0不計(jì)數(shù)，代碼輸出為CODEOUTV=“01”，當(dāng)CODEIN=0時(shí)表示輸入的代碼為“0”，此時(shí)判斷COUNT0的狀態(tài)，如果為“3”，則COUNT0_S=1，CODEOUTV=11，計(jì)“0”計(jì)數(shù)器COUNT0清0，即代碼：COUNT0_S=39。； CODEOUTV=“11”；COUNT0=0；這都是在進(jìn)程PROCESS中，通過條件控制語句CASE完成添加破壞符號(hào)“V”功能。其中：① FIRSTV作為前面是否出現(xiàn)“11”即符號(hào)“V”的標(biāo)志位，其中0表示前面沒有出現(xiàn)V，1表示前面已經(jīng)出現(xiàn)過符號(hào)V。③ FIRST_1遇1狀態(tài)寄存器，1表示前面遇到過1，0表示沒有遇到過。⑤ 在本程序中用“01”來標(biāo)識(shí)符號(hào)“1”。⑦ 在本程序中用“11”來標(biāo)識(shí)符號(hào)“V”。本程序處理難點(diǎn)的思路是：先把碼元（經(jīng)過添加破壞符號(hào)“V”處理過的）放入一個(gè)四位的移位寄存器中，在同步脈沖（時(shí)鐘信號(hào)）的作用下，同時(shí)進(jìn)行是否添加符號(hào)“B”的判決，等到碼元從移位寄存器里出來的時(shí)候，就可以決定是應(yīng)該變換成“B”符號(hào)，還是照原碼輸出。為了是程序的流程更加清晰，用了四個(gè)元件例化語句（Component Instantiation）——DFFX：DFF PORT MAP（），來說明信號(hào)的流向。在此程序中，當(dāng)前的設(shè)計(jì)實(shí)體相當(dāng)于一個(gè)較大的電路系統(tǒng)，所定義的例化元件相當(dāng)于一個(gè)要插在這個(gè)電路系統(tǒng)板上的芯片，而當(dāng)前設(shè)計(jì)實(shí)體中所指定的端口則相當(dāng)于這塊電路板準(zhǔn)備接收此芯片的一個(gè)插座。以下給出添加符號(hào)“B”模塊的部分程序，完整的程序見附錄一。 DS01: DFF PORT MAP(S0(0),CLK,S0(1))。 DS02: DFF PORT MAP(S0(1),CLK,S0(2))。 DS03: DFF PORT MAP(S0(2),CLK,S0(3))。 ADD_B: PROCESS(CLKB) BEGIN IF(CLKB39。139。139。 S1(4)=S1(3)。 ELSE S1(4)=S1(3)。 END IF。 S1(4)=S1(3)。 END IF。 END PROCESS ADD_B。S0(4)。139。 S1(4)=S1(3)。表示當(dāng)輸入的代碼CODEOUTV=01時(shí)，判斷計(jì)“1”計(jì)數(shù)器COUNT1的狀態(tài)，當(dāng)為0時(shí)，即V之間的非0符號(hào)為偶數(shù)時(shí)，對(duì)遇一寄存器FIRST_1賦1，計(jì)“1”計(jì)數(shù)器COUNT1賦1移位寄存器里的數(shù)值分別向高位移一位。由此本畢業(yè)設(shè)計(jì)就把“1”和“B”看成一組，而“V”單獨(dú)作為一組來做正負(fù)交替變換。、。②以11表示1。以下是部分實(shí)現(xiàn)單雙極性變換控制功能的關(guān)鍵代碼，具體程序見附錄一。EVENT AND CLK=39。)THEN IF((CODEOUTB=01) OR (CODEOUTB=10))THEN 1/B IF(FLAGOB=0)THEN IF(FLAGOV=0)THEN CODEOUT=01。 ELSIF(FLAGOV=1)THEN CODEOUT=11。 ELSIF(FLAGOV=2)THEN CODEOUT=01。 ELSIF(FLAGOB=1)THEN CODEOUT=11。 ELSIF(FLAGOB=2)THEN CODEOUT=01。 判01/10END IF。 FLAGOV=1。 FLAGOB=FLAGOB。 END IF。 END PROCESS OUTPUT。本單/雙極性的變換，由于EDA軟件不能處理雙極性的數(shù)值，實(shí)際上是把單相碼變換成雙相碼后再使用硬件電路來把其轉(zhuǎn)換成雙極性的信號(hào)，如本單/雙極性變換的模塊中，使用了FLAGOV，F(xiàn)LAGOB兩個(gè)輸出控制寄存器控制HDB3碼的輸出，其控制的方式——當(dāng)FLAGOB/FLAGOV為0時(shí)表示還未遇到V/B，為1時(shí)表示遇到奇數(shù)個(gè)V/B，為2時(shí)表示遇到偶數(shù)個(gè)V/B，例如當(dāng)代碼為：ELSIF(CODEOUTB=11)THEN IF(FLAGOV=0)THEN IF(FLAGOB=0)THEN CODEOUT=01。表示輸入的信號(hào)為11時(shí)，當(dāng)FLAGOV=0和FLAGOB=0，即在前面的輸入數(shù)據(jù)中均未遇到V或B，所以輸出的代碼為CODEOUTB=“11”，“11”表示破壞符號(hào)V，所以還要對(duì)FLAGOV賦值說明此處遇到符號(hào)V。在本設(shè)計(jì)中采用的單雙極性變換的芯片是雙四選一數(shù)模選擇器CD74HC4052。當(dāng)輸入CODEOUT0=0，CODEOUT1=0，選通X0，即把X0引腳上的輸入電壓通過引腳X輸出；同理，當(dāng)輸入CODEOUT0=1，CODEOUT1=0，X輸出為引腳X1上的電壓；輸入為CODEOUT0=1，CODEOUT1=1，X輸出為引腳X3上的電壓。同時(shí)從QUARTUSⅡ上可以看出，編碼器系統(tǒng)占用了75個(gè)邏輯單元，邏輯單元的占用率為7%，利用了5個(gè)芯片引腳，引腳的占用率為5%，對(duì)于存儲(chǔ)單元的占用率為0，由此可知，此編碼器的方案可行，系統(tǒng)資源的占用率低，有利以后為系統(tǒng)進(jìn)行升級(jí)優(yōu)化。對(duì)編碼進(jìn)行了仿真，以仿真結(jié)果來看編碼過程是正確的。基于FPGA的HDB3編譯碼的建模與實(shí)現(xiàn) HDB3碼譯碼器的建模與實(shí)現(xiàn)第四章 HDB3碼譯碼器的建模與實(shí)現(xiàn) HDB3碼的譯碼規(guī)則及建模根據(jù)HDB3碼的編碼規(guī)則，V脈沖的極性必然和前面非0脈沖的極性一致。而當(dāng)連續(xù)出現(xiàn)兩個(gè)“+1”或“1”時(shí)，若無誤碼時(shí)，則可知后一個(gè)一定是V脈沖。只要找到V碼，不管V碼前面兩個(gè)碼元是“0”碼，還是3個(gè)“0”碼，只要把它們一律清零，就完成了扣V和扣B的功能，進(jìn)而得到原來的二元信碼序列。單雙極性變換電路實(shí)現(xiàn)代碼的雙單極性的變換，而扣V和扣B電路在時(shí)鐘的控制下，完成扣B和扣V的 功能的。 譯碼中雙/單極性的實(shí)現(xiàn)在本論文設(shè)計(jì)中，HDB3碼的雙單極性的變換是以AD790和SE5539為核心芯片組成的硬件電路；AD790是一種低功耗、低偏置電壓雙通道的電壓比較器，還是一種高精度的電壓比較器，～+。此雙/單極性變換是由AD790和SE5539為核心來實(shí)現(xiàn)雙單極性的變換，圖中輸入信號(hào)HDB3_IN來自編碼模塊的HDB3_OUT端口，其上半部分在未接反相器74LS04與后面的部分電路時(shí)，電路是一個(gè)雙限比較器（窗口比較器），當(dāng)+5HDB3_IN+1時(shí)輸出為低電平，其余的情況輸出全部為高電平，然后經(jīng)過反相器輸出，從而達(dá)到檢測(cè)出“+1”信號(hào)的目的，圖的下半部分是一個(gè)高精度整流電路，當(dāng)HDB3_IN0或HDB3_IN=0時(shí)，必然使8引腳輸出為低電平，從而導(dǎo)致D2截止D1導(dǎo)通，R10中的電流為0，則最終DEHDB3_OUT_H輸出為0，同理，可以推出當(dāng)HDB3_IN0時(shí)，DEHDB3_OUT_H輸出為1，達(dá)到檢測(cè)“1”的目的，整合電路，最終得到檢測(cè)“+1”和“1”的功能。 譯碼的硬件實(shí)現(xiàn)部分 基于VHDL譯碼器的實(shí)現(xiàn)根據(jù)譯碼器的譯碼原理。 HDB3碼譯碼器的程序設(shè)計(jì)，譯碼器的程序設(shè)計(jì)的難點(diǎn)是在于設(shè)計(jì)一個(gè)五位的移位寄存器，本程序中的移位寄存器是采用標(biāo)準(zhǔn)邏輯量來實(shí)現(xiàn)的，與前面的編碼器是采用D HDB3碼譯碼器程序流程圖觸發(fā)器來實(shí)現(xiàn)的略有不同，現(xiàn)給出HDB3碼譯碼器的部分代碼，完整的代碼請(qǐng)參見附錄二。EVENT AND CLK=39。)THEN IF(CLR=39。)THEN COUNT01=0。 REG0=39。 REG1=39。 REG2=39。 REG3=39。 REG4=39。 ELSEIF(HDB3_DATA=01)THEN +1 IF(COUNT01=1)THEN 101 ……………………………… END IF。 COUNT10=0。 V ELSE COUNT01=0。 REG0=39。 REG1=REG0。 REG3=REG2。 1 END IF。 COUNT10=COUNT10。039。 END IF。 END PROCESS。END ARCHITECTURE BEHAV。例如在模塊中的代碼：IF(HDB3_DATA=01)THEN +1 IF(COUNT01=1)THEN 101 COUNT01=0。 REG0=39。 REG1=39。 REG2=39。 REG3=39。 REG4=REG3。 HDB3碼譯碼器的波形仿真及分析根據(jù)前面HDB3碼的編碼器仿真出來的波形和代碼，把其輸入到譯碼器的輸入端口，仿真，比較最終輸出的是否與第三章在編碼器仿真時(shí)輸入的代碼一致，一致則譯碼正確，否則錯(cuò)誤?！?0000011100001101000001110000110100000111000011”時(shí)譯碼輸出“1100110011001100110……”時(shí)譯碼輸出 “10000000110000000100110010000011001100000100100” 時(shí)譯碼輸出由仿真波形可以得出：HDB3_DATA：010000011100001101000001110000110100000111……DEHDB3： 000000000000000000000000000000000000000000……HDB3_DATA：01100110011001100110……DEHDB3： 11111111111111111111……HDB3_DATA：0100000001100000001001100100