【正文】 REG0=39。039。 ……………… END IF。 END IF。 END IF。 END PROCESS。 DEHDB3=REG4。END ARCHITECTURE BEHAV。在本譯碼程序中，由于需要根據(jù)現(xiàn)在狀態(tài)決定過去狀態(tài)的事件，為了實現(xiàn)這一個結(jié)果，本程序中設(shè)計了一個五位移位寄存器來寄存過去的狀態(tài)即將輸出的狀態(tài)，為了輸入的是“+1”還是“1”和達到扣V扣B的功能，在本譯碼程序中設(shè)計了一個計“+1”計數(shù)器COUNT01和一個計“1”計數(shù)器COUNT10來對輸入的信號進行計數(shù)判斷，最終達到對HDB3碼進行譯碼的目的。例如在模塊中的代碼：IF(HDB3_DATA=01)THEN +1 IF(COUNT01=1)THEN 101 COUNT01=0。 COUNT10=0。 REG0=39。039。 REG1=39。039。 REG2=39。039。 REG3=39。039。 REG4=REG3。當輸入代碼為01時，判斷計“+1”計數(shù)器是COUNT01否為2，即為偶數(shù)，此段代碼前面計數(shù)器COUNT01計數(shù)到有奇數(shù)個“+1”，則再加上這個“+1”則為偶數(shù)，所以此時對所有寄存器清0，并把移位寄存器的最高位賦值給輸出緩沖寄存器REG4。 HDB3碼譯碼器的波形仿真及分析根據(jù)前面HDB3碼的編碼器仿真出來的波形和代碼，把其輸入到譯碼器的輸入端口，仿真，比較最終輸出的是否與第三章在編碼器仿真時輸入的代碼一致，一致則譯碼正確，否則錯誤。~?！?0000011100001101000001110000110100000111000011”時譯碼輸出“1100110011001100110……”時譯碼輸出 “10000000110000000100110010000011001100000100100” 時譯碼輸出由仿真波形可以得出：HDB3_DATA：010000011100001101000001110000110100000111……DEHDB3： 000000000000000000000000000000000000000000……HDB3_DATA：01100110011001100110……DEHDB3： 11111111111111111111……HDB3_DATA：010000000110000000100110010000011001100000100100DEHDB3： 010000000110000000100110010000011001100000100100~，其輸出的波形與根據(jù)HDB3譯碼規(guī)則算出的代碼一致；，滿足實時通信對延遲的要求。并且從QUARTUSⅡ的編譯時可知，此譯碼模塊的占用邏輯單元為10，對邏輯單元的占用率小于1%，占用引腳為5，這與編碼器引腳的占用一致，而對于存儲單元的占用為0，可知此譯碼器的資源的占用相當少，便于以后的系統(tǒng)升級與優(yōu)化。 小結(jié)本章主要介紹HDB3碼譯碼的建模與實現(xiàn)，由于HDB3碼的譯碼比較簡單，在其譯碼系統(tǒng)中并沒有采用模塊化的設(shè)計，又由于在EDA的平臺上并不能處理負信號，因此，在整個HDB3碼的譯碼系統(tǒng)中只有兩部分：HDB3碼譯碼的硬件部分和HDB3碼的軟件部分。從仿真結(jié)果來看，正確實現(xiàn)了HDB3碼的譯碼過程?；贔PGA的HDB3編譯碼的建模與實現(xiàn) 結(jié)束語第五章 結(jié)束語本畢業(yè)設(shè)計采用FPGA芯片EPF10K20TC1444為硬件平臺，以美國Altera公司的QUARTUSⅡ為軟件平臺，根據(jù)HDB3碼的編譯碼原理，基于VHDL硬件描述性語言，采用“至頂向下”的方法來對HDB3碼進行建模。此種設(shè)計方法就是把一個復(fù)雜的系統(tǒng)分成幾個部分，再把每部分劃分成若干子模塊，各模塊獨立進行設(shè)計，采用這種模塊化設(shè)計，有利于提高工作效率。同時在系統(tǒng)仿真校驗時，若發(fā)現(xiàn)不符合要求，只要查找出有問題的模塊，修改一次，則使該系統(tǒng)有問題的模塊得到更正，從而解決了由此模塊產(chǎn)生的系統(tǒng)錯誤。對于HDB3編/譯碼實現(xiàn)部分，在其編碼模塊的硬件電路中，本畢業(yè)設(shè)計采用CD74HC4052四選一數(shù)模選擇器來實現(xiàn)，對于其譯碼模塊的硬件電路中，為了能夠滿足實時通信的要求，本畢業(yè)設(shè)計采用了AD790和SE5539這兩種高速的電壓比較器來實現(xiàn)；在HDB3碼編/譯碼的軟件部分，使用EDA的硬件描述性語言VHDL對HDB3碼進行代碼的編譯和仿真，從仿真的結(jié)果來看，其建模是正確的。在本畢業(yè)設(shè)計開發(fā)過程中由于采用高級硬件編程語言下載到編程器件的設(shè)計實現(xiàn)過程，相對于在DSP平臺或硬件電路來實現(xiàn)代碼的編譯碼，大大縮短了開發(fā)周期，增強了硬件設(shè)計的靈活性和可移植性，也避免了專用集成電路設(shè)計的高風(fēng)險。采用時序仿真的驗證方法，基本可以保證設(shè)計的可靠性。本畢業(yè)設(shè)計采用以FPGA為硬件平臺，基于VHDL語言對HDB3碼的編/譯碼的實現(xiàn)具有如下的優(yōu)勢：① 使用VHDL語言對HDB3碼的編譯碼，相對于采用硬件電路來實現(xiàn)，可以對其采用模塊化的設(shè)計，簡化了系統(tǒng)設(shè)計的難度，降低了工程人員的工作強度。② 可以在VHDL的軟件QUARTUSⅡ上對HDB3碼的編譯碼代碼進行調(diào)試，正確后才下載到硬件平臺上，節(jié)省了系統(tǒng)開發(fā)的成本。③ 現(xiàn)在電子技術(shù)發(fā)展的速度非常迅速，從而導(dǎo)致了在現(xiàn)實中系統(tǒng)的更新?lián)Q代的速度很快，而采用以FPGA為硬件平臺的設(shè)計的系統(tǒng)性能優(yōu)越，功能緊湊，擴展性好，對于系統(tǒng)的升級，只需對芯片中的程序代碼進行更新。本文基于FPGA的HDB3編/譯碼的建模與實現(xiàn)方法具有一定的通用性，可以用到其它基帶碼型的編/譯碼實現(xiàn)場合?；贔PGA的HDB3編譯碼的建模與實現(xiàn) 參考文獻參考文獻[1] 樊昌信，張甫翎，徐炳祥，吳成柯．通信原理[M]．北京：國防工業(yè)出版社，96～100.[2] 譚會生，張昌凡．EDA技術(shù)及應(yīng)用[M]．西安：西安科技大學(xué)出版社，2004．4，1～90．[3] 丁明威，黃培中．用自頂向下方法設(shè)計復(fù)接分接器[J]．通信技術(shù)，2000，（8）: 107～109．[4] 曾烈光．復(fù)接系統(tǒng)定時的數(shù)字提取技術(shù)及其性能[J]．通信學(xué)報，1999．6（12）: 91～93．[6] 段吉海，黃智偉．基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與實現(xiàn)[M]．北京：電子工業(yè)出版社，2004．5，72～106．[7] 陳波．EDA技術(shù)在電子設(shè)計中的應(yīng)用[J]．電力學(xué)報，2002，25（6）:71～73．[8] 勞有蘭．基于FPGA時分復(fù)用數(shù)字基帶通信系統(tǒng)的設(shè)計[J]．廣西工學(xué)院學(xué)報，2003，6（9）: 34～37．[9] 王樂毅．EDA設(shè)計技術(shù)與方法PLD與 EDA工具[J]．青島：青島化工學(xué)院學(xué)報，2001，54（23）: 339～343．[10] 林敏，方穎立．VHDL數(shù)字系統(tǒng)設(shè)計與高層次綜合[J]．信息時代，2002，5(6): 122～130.[11] 童詩白，華成英．模擬電子技術(shù)基礎(chǔ)[M]．北京：高等教育出版社，2003．4，417～425，440～442．[12] 孫占華，吳靖．NRZ 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CODEOUTB: STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL S1: STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。 SIGNAL CLKB: STD_LOGIC。 SIGNAL S3: STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL FLAGOB: INTEGER RANGE 2 DOWNTO 0。 SIGNAL FLAGOV: INTEGER RANGE 2 DOWNTO 0。 SIGNAL FIRSTV: INTEGER RANGE 1 DOWNTO 0。 SIGNAL FIRST_1: STD_LOGIC。 SIGNAL COUNT0_S:STD_LOGIC。 COMPONENT DFF 調(diào)元件DFF,即D觸發(fā)器 PORT(D: IN STD_LOGIC。 CLK: IN STD_LOGIC。 Q: OUT STD_LOGIC)。 END COMPONENT DFF。 BEGIN ADD_V: PROCESS(CLK,CLR) 添加破壞符號V程序 BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN IF(CLR=39。139。)THEN CODEOUTV=00。 COUNT0=0。 ELSE CASE CODEIN IS WHEN 39。139。=CODEOUTV=01。 01表示1 COUNT0=0。 WHEN 39。039。= IF(COUNT0=3)THEN COUNT0_S=39。139。 CODEOUTV=11。 COUNT0=0。 ELSE COUNT0_S=39。039。 COUNT0=COUNT0+1。 CODEOUTV=00。 END IF。 WHEN OTHERS= CODEOUTV=00。 COUNT0=COUNT0。 COUNT0_S=39。039。 END CASE。 END IF。 END IF。