【正文】 使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同 意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。對本文的研究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。 作者簽名： 日 期： 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） II 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。對本研究提供過幫助和做出過貢獻(xiàn)的個人或集體，均已在文中作了明確的說明并表示了謝 意。 內(nèi)蒙古科技大學(xué) 本科生畢業(yè)設(shè)計 說明書 （ 畢業(yè) 論文） 題 目： HDB3 編碼器的 FPGA 實(shí)現(xiàn) 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） I 畢業(yè)設(shè)計（論文）原創(chuàng)性聲明和使用授權(quán)說明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計（論文），是我個人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使用授權(quán)說明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝　⒖s印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)校可以公布論文的部分或全部內(nèi)容。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。本人完全意識到本聲明的法律后果由本人承擔(dān)。本人授權(quán) 大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。 作者簽名： 日期： 年 月 日 導(dǎo)師簽名： 日期： 年 月 日 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） III HDB3 編碼 器 的 FPGA 實(shí)現(xiàn) 摘 要 數(shù)字 基帶信號的要求主要有兩點(diǎn)，第一是對各代碼的要求，期望將原始信息符號編制成適合于 傳 輸用的碼型；第二是對所選的碼型的波形的要求，期望波形適宜于在信道 中傳輸。 本文 介紹了 HDB3 碼的編解碼原理 ， 分析了HDB3 碼較其它碼型所具有的優(yōu)勢 ， 結(jié)合可編程邏輯器件集成度高 ， 速度快 ， 功耗低的特點(diǎn) ， 選用 Xilinx 公司的 Spartan3 系列 FPGA(Field Programmable Gate Array) 芯片 Spartan3E 進(jìn)行 HDB3 編解碼電路的實(shí)現(xiàn) 。 該方法可滿足實(shí)際的通信系統(tǒng)傳輸要求 ， 具有實(shí)際應(yīng)用價值 。s requirements, expectations will be piled for the original information symbols used in the transmission pattern。s Spartan3 series FPGA(Field Programmable Gate Array) Spartan3E chip for HDB3 codec circuit implementation. Through simulation, observation points in the simulation of the circuit output waveform and the theoretical output value HDB3 line code. The method can meet the practical requirements of munication systems transmit and has practical value. Keywords: Digital baseband signal。 FPGA。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)器廠商來獨(dú)立承擔(dān)。 隨著 FPGA 芯片技術(shù)的發(fā)展和系統(tǒng)設(shè)計手段的不斷進(jìn)步，用硬件描述語言（ HDL）進(jìn)行數(shù)字通信功能模塊或整個系統(tǒng)的設(shè)計，在仿真測試及電路實(shí)現(xiàn)等方面具有傳統(tǒng)設(shè)計方法不可比擬的優(yōu)越性。將編碼器用于光纖以太網(wǎng)到 E1 信號相互轉(zhuǎn)接通信設(shè)備中，再2048kb/s 時鐘速率 下實(shí)際運(yùn)行，其性能指標(biāo)完全能夠滿足 CCITT 建議 標(biāo)準(zhǔn)。 現(xiàn)場可編程邏輯門陣列 FPGA 它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 FPGA 的使用非常靈活，同一片 FPGA 通過不同的編程數(shù)據(jù)可以 產(chǎn)生不同的電路功能 。隨著功耗和成本的進(jìn)一步降低， FPGA還將進(jìn)入更多的應(yīng)用領(lǐng)域 [3]。 可編程邏輯器件 PLD 是一種數(shù)字電路，它可以由用戶來編程和進(jìn)行配置，利用它可解決不同的邏輯設(shè)計 問題。 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 2 可編程邏輯器件自 70 年代初期以來經(jīng)歷了從 PRO、 NPL、 APA、 LGA、 L 到 CPL和 FPGA 的發(fā)展過程，在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面都有很大的改進(jìn)和提高，其大致的演變過程主要有以下三個發(fā)展階段： .1 早期的可編程邏輯器件： 70 年代初期的 PLD 主要用于解決各種類型的存儲問題，如可編程只讀存儲器（ PROM）、紫外線可擦除只讀存儲器（ EPROM）和電可擦除只讀存 儲器（ EEPROM），由于結(jié)構(gòu)的限制，他們只能完成簡單的數(shù)字邏輯功能。這一類 PLD 在設(shè)計上具有很強(qiáng)的靈活性，可以實(shí)現(xiàn)速度特性較好的邏輯功能，但由于結(jié)構(gòu)簡 單，它們只能實(shí)現(xiàn)規(guī)模較小的電路。 進(jìn)入 90 年代后，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展的時期，除繼續(xù)提高器件的集成度和速 度等技術(shù)指標(biāo)外，在系統(tǒng)可編程技術(shù) ISM（ InSystem Programmable）和世界掃描測試技術(shù)的出現(xiàn)，使得可編程邏輯器件在器件編程技術(shù)和期間測試技術(shù)方面也獲得了化時代的進(jìn)步。用 CPLD、 FPGA 等大規(guī)?？删幊踢壿嬈骷〈鷤鹘y(tǒng)的集成電路、接口電路和專用集成電路已成為技術(shù)發(fā)展的必然趨勢。這樣就使得設(shè)計開發(fā)周期變長，產(chǎn)品上市時間難以保證，大大增加了產(chǎn)品的開發(fā)費(fèi)用。 目前， ASIC 的容量越來越大，密度已達(dá)到平均每平方英寸 1 百萬個門電路。而選用 FPGA/CPLD 則不存在這樣的限制，因?yàn)楝F(xiàn)在可達(dá)到金屬層數(shù)目增強(qiáng)了產(chǎn)品 的優(yōu)勢， FPGA/CPLD 芯片的規(guī)模越來越大，其單片邏輯門數(shù)已達(dá)到上百萬門，實(shí)現(xiàn)的功能也越來越強(qiáng)，同時可以實(shí)現(xiàn)系統(tǒng)集成。隨著每個門電路成本的降低和每個器件中門電路數(shù)量的增加，可編程邏輯器件正在大舉打入傳統(tǒng)的門陣列領(lǐng)域，并已有少量的打入了標(biāo)準(zhǔn)單元 ASIC 的領(lǐng)域。利用 CPLD 和 FPGA可以把多個微機(jī)系統(tǒng)的功能集成在同一塊芯片中，即進(jìn)行所謂的“功能集成”。 FPGA/CPLD在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的這些要求。 在數(shù)字信號處理技術(shù)（ DSP）領(lǐng)域中的應(yīng)用 DSP 在很多領(lǐng)域內(nèi)具有廣泛的用途，如雷達(dá)、圖像處理、數(shù)據(jù)壓縮、數(shù)字電視和數(shù)字通信機(jī)等?，F(xiàn)在，F(xiàn)PGA/CPLD 為 DSP 提供了解決問題的方案， FPGA/CPLD 和 DSP 的技術(shù)結(jié)合，能夠在集成度、速度（實(shí)時性）和系統(tǒng)功能方面滿足 DSP 的需要。例如，用 FPGA 可以將一 塊 PC 機(jī)長卡大小的圖像處理板縮小到一塊 FPGA 芯片和幾片外圍電路上。 在 數(shù)字 通信系統(tǒng)中，為了滿足無線信道中傳輸碼型無直流分量、較 少低頻分量，以及便于提取定時信息和具有檢錯能力等要求，選擇了三階高密度雙極性碼（ HDB3）。通過仿真，觀察到電路各點(diǎn)的仿真輸出波形與 HDB3 碼的理論輸出一致，該方法可滿足實(shí)際的通信系統(tǒng)傳輸要求，具有實(shí)際應(yīng)用價值 【 5】 。例如，含有豐富直流和低頻分量的單極性基帶波形就不適宜在低頻傳輸特性 差的信道中傳輸，因?yàn)檫@有可能造成信號嚴(yán)重畸變。單極性歸零碼在傳送連“ 0”時，也存在同樣的問題。 對代碼的要求：原始消息代碼必須編成適合于傳輸用的碼型； 對所選碼型的電波形要求：電波形應(yīng)適合于基帶系統(tǒng)的傳輸。在選擇傳輸碼時，一般應(yīng)考慮以下原則： 不含直流，且低頻分量盡量少； 應(yīng)含有豐富的定時信息，以便于從接受碼流中提取定時信號； 功率譜主瓣寬度窄，以節(jié)省傳輸頻帶； 不受信息源統(tǒng)計特性的影響，即能適應(yīng)于信息源的變化； 具有內(nèi)在的檢錯能力，即碼型應(yīng)具有一定規(guī)律性，以便于用這一規(guī)律性進(jìn)行宏觀檢測。 幾種常用的傳輸碼型 AMI 碼 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 5 AMI 碼 (Alternative Mark Inversion)碼的全稱是傳號交替反轉(zhuǎn)碼，其編碼規(guī)則是將消息碼的“ 1”（傳號）交替地變換為“ +1”和“ 1”，而“ 0”（空號）保持不變。鑒于上述優(yōu)點(diǎn)， AMI 碼成為較常用的傳輸碼型之一。解決連“ 0”碼問題的有效方法之一是采用 HDB3 碼。 它是 AMI 碼的一種改進(jìn)型，改進(jìn)目的是為了保持 AMI 碼的優(yōu)點(diǎn)而克服其缺點(diǎn)，使連“ 0”個數(shù)不超過 3 個。除了具有 AMI 碼的優(yōu)點(diǎn)外，同時還將連“ 0”碼限制在三個以內(nèi)，使得接收時能保證定時信息的提取。 A 律 PCM 四次群以下的接口碼型均為 HDB3 碼。它用一個周期的正負(fù)對稱方波表示“ 0”，而用其反相波形表示“ 1”。雙相碼波形是一種雙極性 NRZ 波形，只有極性相反的兩個電平。缺點(diǎn)是占有帶寬加倍，使頻帶利用率降低。 差分雙相碼 為了解決雙相碼因極性反轉(zhuǎn)而引起的譯碼錯誤，可以采用差分碼的概念。而在差分雙相碼編碼中，每個碼元中間的電平跳變用于同步，而每個碼元的開始處是否存在額外的跳變用來確定信 碼。該碼在局域網(wǎng)中常被采用。它的編碼規(guī)則如下：“ 1”碼用碼元中心點(diǎn)出現(xiàn)躍變來表示，即用“ 10”或“ 01”表示。 又因?yàn)殡p相碼的下降沿正好對應(yīng)于密勒碼的躍變沿。 CMI 碼 CMI 碼是傳號反轉(zhuǎn)碼的簡稱，與雙相碼類似，它也是一種雙極性二電平碼。 CMI 碼易于實(shí)現(xiàn)，含有豐富的定時信息。該碼已被 ITUT 推薦為 PCMCIA 四次群的接口碼型，有時也用在速率低于 。引入塊編碼可 以在某種程度上達(dá)到這兩個某的。 nBmB 碼是一類塊編碼，它把原信息碼流的 n 位二進(jìn)制碼分為一組，并置換成 m 位二進(jìn)制碼的新碼組，其中 mn。在 2n 種組合中，以某種方式選擇有利碼組作為可用碼組，其余作為禁用碼組，以獲得好的編碼性能。nBmB 碼提供了良好的同步和檢錯功能，但是也會為此付出一定的代價，即所需的帶寬隨之增加 [5]。實(shí)際的基帶傳輸系統(tǒng)中，并不是所有波均能在信道中傳輸。同時信道中存在的限直流電容和偶合變壓器，阻止了直流分量的傳輸并對低頻分量有較大的衰減。這 就出現(xiàn)了基帶信號碼型的選擇問題。其次，一般的傳輸系統(tǒng)中，為了節(jié)省頻帶是不傳輸定時信息的。再次，碼型應(yīng)具有一定的規(guī)律性，有一定的誤碼檢測能力。它是 AMI 碼的一種改進(jìn)型，主要是克服了 AMI 碼中連“ 0”時所帶來的提取定時信息的困難，保持了 AMI 碼的優(yōu)點(diǎn)，因而獲得廣泛應(yīng)用，已 成為 CCITT 推薦使用的碼型之一。 HDB3 碼是串行數(shù)據(jù)傳輸?shù)囊环N重要編碼方式。 E1 信號選用 HDB3 編碼方式，速率 可以在特性阻抗 120 奧姆的 RJ45 平衡雙絞線上傳輸 ，能夠滿足大多數(shù)情況下數(shù)據(jù)的高速長距離傳輸。 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 8 第二章 HDB3 編碼原理 要設(shè)計一個 實(shí)用的編碼模塊，首先要深入研究其編碼規(guī)則及其特點(diǎn)，然后根據(jù)編碼規(guī)則設(shè)計符合電路特性的編碼流程。 編碼規(guī)則中出現(xiàn)的 V 碼、 B 碼只是作為標(biāo)識符，最終的電路實(shí)現(xiàn)還是“ 0”和“ 1”這兩種邏輯電平，因此需要采用二進(jìn)制編碼對“ 1”、“ 0”、 V、 B 進(jìn)行編碼，“ 00”表示“ 0”，“ 01”表示“ 1”，“ 10”表示 B，“ 11”表示 V。 但是 如果按照編碼規(guī)則的順序設(shè) 計 ．應(yīng)該首先進(jìn)行單雙極性變換， 再 完成插 V 和插 B， 在此過程中 還需根據(jù)編碼規(guī)則變換 當(dāng)前 B 碼之后的非零碼的極性，這 就 需要大量的寄存器來保存當(dāng)前數(shù)據(jù)的狀態(tài)，導(dǎo)致電路非常復(fù)雜，占用大量的 FPGA 內(nèi)部邏輯單元，實(shí)現(xiàn)難度大，且成本高。 HDB3 編碼過程示意圖如圖 所示。輸入的代碼經(jīng)插 V 操作后全部轉(zhuǎn)換成雙相碼，即 “0”變換成 “00”， “1”變換成 “01”， V 變換成 “l(fā)l”。 圖 插入“ V”碼過程流圖 內(nèi)蒙古科技大學(xué)畢業(yè)說明書（畢業(yè)論文） 10 插入 B 碼過程 當(dāng)相鄰兩個 V 碼之間有偶數(shù)個非 “0”碼時．則把后一個 V 碼之前的第 1 個非 “0”碼后面的 “0”碼變換