【正文】 the digital bus technology which are obligatory to the aviation airplane numeraI/Order/response， time sharing multiple use， including data bus information flow and function format． This article first introduces about the FPGA and Manchester Encoder， especially is the introduction of its two position unit,It including String and convert and Manchester the one that told emphatically is quartusⅡ of Operation and Simulation， in the1553B39。促進航空航天產(chǎn)業(yè)快速發(fā)展。 MILSTD1553B 是目前廣泛適用于航空電子領域的協(xié)議標準，它具有傳輸穩(wěn)定、抗干擾、負荷輕、速率高等優(yōu)點。為了適應現(xiàn)代軍事斗爭的需要，近年來，我國在新型戰(zhàn)斗機、驅逐艦的研制中已開始采用 1553B 標準。因此，自主研發(fā)基于 MILSTD1553B總線標準的協(xié)議芯片及產(chǎn)品具有重要的戰(zhàn)略意義。自主研發(fā) 1553B 相關產(chǎn)品首先必須解決曼徹斯特碼的編碼、解碼。曼徹斯特碼編碼器是 1553B 總線接口中最為重要的器件之一，它直接關系到總線數(shù)據(jù)能否嚴格按照 MILSID1553B 標準協(xié)議來進行傳輸，是其三種類型字傳遞的門戶端口器件。 本項目主要研究 MILSTD1553B 上的曼徹斯特碼編碼器的軟件設計和實現(xiàn)。它主要由時鐘信號、轉換使能信號控制。若輸入的數(shù)據(jù)信元為“ 1”，編碼就通過輸出一個下降沿來表示，當輸入數(shù)據(jù)為“ 0”時，編碼則輸出一個上升沿。 QuartusⅡ 借助 EDA 工具中的編譯器、綜合器、適配器、時序仿真器和編程器等工具進行相應的處理，才能使已完成的設計在 FPGA 上進行硬件實現(xiàn)并得到測試結果。相對而言， HDL 文本輸入方式是最基本也是最直接的輸入方式。 第二章 介紹了 FPGA 的有關原理，及它的設計流程， vhdl 語言的概述等；第三章介紹了曼徹斯特編碼的有關知識，尤其介紹了 1553B 數(shù)據(jù)總線；第四章對本文框架進行了講述，有設計思路的比較和設計框圖 ； 第五章介紹了主要的兩大模塊：串并轉換模塊和曼徹斯特編碼模塊；第六章對該系統(tǒng)功能進行了仿真驗證；第七章是對本次設計的小結和展望。它是作為 專用集成電路 （ ASIC）領域中的一種半定 制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門 電路 （比如 AND、 OR、 XOR、 NOT）或者更復雜一些的組合功能比如解碼器或數(shù)學方程式。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array） 這樣一個新概念，內部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內部連線（ Interconnect）三個部分 ，如圖 。 可做其它全定制或半定制 ASIC 電路的中試樣片。 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。 PI IOB 4 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 是由存放在片內 RAM 中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的 RAM 進行編程。加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA提供了一種“自頂向下 的全新的設計方法。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應的物理實現(xiàn)級可以是印刷電路板或專用集成電路。 QuartusⅡ及開發(fā)語言 Quartus II 是 Altera 公司 的綜合性 PLD 開發(fā) 軟件 ，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD設計流程。 VHDL全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language，誕生于 1982 年。自 IEEE 公布了 VHDL 的標準版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可以和 VHDL 接口。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內容，公布了新版本的 VHDL，即 IEEE 標準的 10761993 版本，（簡稱 93 版） 。有專家認為，在新的世紀中， VHDL 與 Verilog 語言將承擔起大部分的 數(shù)字系統(tǒng) 設計任務。它在 80 年代的后期出現(xiàn)。目前，它在 中國的應用多數(shù)是用在 FPGA/CPLD/EPLD 的設計中。 二、 Quartus II 下的 FPGA 設計 Quartus II 為硬件電路的設計提供了很大的方便。 FPGA 特別適用于正向設計，即從電路原理圖或各種硬件描述語言到芯片成品的設計，在這些設計流程中，設計人員對特別底層的硬件知識并不需要特別的了解和掌握，完全可以從功能應用出發(fā)，根據(jù)任務需求，自頂向下地進行電路設計。 ●綜合 將原理圖、 HDL 語言等設計輸入翻譯成由基本電路邏輯單元組成的連接網(wǎng)表，供布局布線器進行實現(xiàn)。 ●仿真 仿真 分為功能仿真和時序仿真。 6 無錯 無錯 無錯 ●編程和配置 成功編譯后，將生成的編程文件下載到目標 FPGA 系統(tǒng)中調試 ；調試成功后，燒寫到 FPGA 的配置芯片中。通常，功能仿真用于驗證電路的功能是否正確。仿真的一般步驟如下： ● 新建波形編輯文件； ● 設置 仿真時間區(qū)域； ● 保存文件； 建立項目文件 建立設計文件 選芯片，映射管腳 編譯下載 文本輸入 原理圖輸入 軟件仿真 編譯綜合 實驗 成功 有錯 有錯 有錯 7 ● 導入欲觀察的信號節(jié)點； ● 編輯激勵信號； ● 設置數(shù)據(jù)格式； ● 設置仿真器參數(shù)； ● 啟動仿真和觀察仿真結果。 一、 1553B 的歷史發(fā)展與應用 MILSTD1553B是一種在航空電子系統(tǒng)中廣泛運用的總線協(xié)議，它的全稱是飛機內部時分命令多路響應數(shù)據(jù)總線，它的發(fā)展可以追溯到 1968年。而美國國防部 1975年 4月 30日所發(fā)布的 MILSTD1553A就是在此基礎上不斷發(fā)展衍變而來，并為 F16戰(zhàn)斗機和 AH64A Apache直升機所首先運用。不過 1553B也在不斷進行著一些改動。 現(xiàn)在的 MILSTD1553B 在軍用航空電子系統(tǒng)中應用范圍非常廣泛，比如衛(wèi)星通信系統(tǒng)、國際空間站的空間地址探尋、大規(guī)模交通控制、航空燃料補給等等，甚至包括在了一系列的 發(fā)射器和服務器中，比如飛行器和發(fā)射器的基本接口。 二、 1553B數(shù)據(jù)總線規(guī)則 1553B 總線上的信息是以消息 (Message)的形式調制成曼徹斯特碼進行傳輸?shù)?。每類字的長度為 20 位，有效信息位是 16位，每個字的前 3位為單字的同步字頭，而最后 1 位是奇偶校驗位。同步字頭占 3位，先正后負為命令字和狀態(tài)字，先負后正為數(shù)據(jù)字。 1553B 總線曼徹斯特碼編碼器的主要功能就是把來自外部的并行二進制數(shù)據(jù)轉化為 1553B 總線上傳輸?shù)拇行畔ⅲ⑶覍@些串行數(shù)據(jù)進行曼徹斯特碼編碼，再加上同步頭和奇偶校驗碼，使之成為能夠以 1553B 總線協(xié)議所要求的格式在總線中傳輸?shù)臄?shù)據(jù)。采用這種編碼方式是因為適用于變壓器耦合，由于直接耦合不利于終端故障隔離，會因為一個終端故障而造成整個總線網(wǎng)絡的完全癱瘓，所以其協(xié)議中明確指出不推薦使用直接耦合方式。 BC 可以根據(jù)狀態(tài) 字的內容來決定下一步采取什么樣的操作。 1553B 總線上消息傳輸?shù)倪^程是 :總線控制器向某一終端發(fā)布一個接收 /發(fā)送指令，終端在給定的響應時間范圍內發(fā)回一個狀態(tài)字并執(zhí)行消息的接收 /發(fā)送。消息是構成 1553B總線通訊的基本單位，如果需要完成一定的功能，就要將多個消息組織起來，形成一個新的結構叫做幀 (Frame)。在實際應用中這三種時間都是可以通過編程設置的。在曼徹斯特編碼中，用電壓跳變的相位不同來區(qū)分 1 和 0，即用正的電壓跳變表示 0，用負的電壓跳變表示 1。由于跳變都發(fā)生在每一個碼元的中間，接收端可以方便地利用它作為位同步時鐘，這種編碼也稱為自同步編碼。 因而 這樣 防止 時鐘同步 的丟失，或來自低頻率位移在貧乏補償?shù)哪M鏈接位錯誤。它具有自同步能力和良好的抗干擾性能。 圖 曼徹斯特編碼 下面是一段數(shù)據(jù)串行信號 1000100111，在上圖中可以看出曼徹斯特編碼信號的跳變都發(fā)生在中間時刻，它按照曼徹斯特的 編碼規(guī)則，可以表示 1001100111。 圖 信號的曼徹斯特編碼 上跳為‘ 0’ 下跳為‘ 1’ 11 發(fā)送數(shù)據(jù)命令 檢 查 周 期 4 系統(tǒng)總體設計 系統(tǒng)設計要求 本課題的設計要求和技術指標： 1． MILSTD1553B 總線上的數(shù)據(jù)以雙相曼徹斯特編碼的方式傳輸。 3. 對串行數(shù)據(jù)進行曼徹斯特碼編碼，再加上同步頭和奇偶效驗位。 本畢設畢業(yè)圓滿的完成了上述任務。數(shù)據(jù)位輸入結束后，編碼器將對輸入的數(shù)據(jù)信元進行奇偶校檢，如果在輸入的數(shù)據(jù)信元中“ 1”的個數(shù)為奇數(shù)，編碼器輸出一個上跳變電平，反之若數(shù)據(jù)信元中“ 1”的個數(shù)為偶數(shù)則輸出一個下跳變電平，如圖 。在系統(tǒng)外部由 16 位并行信號線供給，經(jīng)過系統(tǒng)的兩個模塊后輸出曼徹斯特編碼信號。 圖 系統(tǒng)原理框圖 FPGA系統(tǒng) 并串轉換模 塊 曼徹斯特編 碼 13 是 否 是 否 是 是 5 系統(tǒng)模塊設計 并串轉換器的設計 串并轉換主要工作是將 16位并行數(shù)據(jù)轉換為曼徹斯特能夠編碼的串行數(shù)據(jù)。當 sl信號高電平時就開始輸出當前十六位并行數(shù)據(jù)。 圖 并串轉換流程圖 程序代碼如下： library ieee。 use 。 entity p_to_s is port(sl,clkl:in std_logic。 q:out std_logic)。 開始 判斷 Sl由低變高電平 儲存當前輸入數(shù)據(jù) 移位 否 移 16 位完成 判斷 結束 判斷結束 結束 否 14 architecture behav of p_to_s is signal tmpreg:std_logic_vector(15 downto 0)。 process(sl,clkl) begin if(clkl39。139。039。 else for i in 15 downto 1 loop tmpreg(i)=tmpreg(i1)。 tmpreg(0)=39。 end if。 end process。 在 quartusⅡ中生成相應