hdb3編碼器的設(shè)計(jì)-在線瀏覽
2025-05-06 17:58本頁(yè)面
【正文】 ..................................................................................... 13 2 一、 系統(tǒng) 設(shè)計(jì) 課題目標(biāo)及總體方案 數(shù)字基帶信號(hào)的傳輸是數(shù)字通信系統(tǒng)的重要組成部分。在數(shù)字通信中，有些場(chǎng)合可不經(jīng)過(guò)載波調(diào)制和解調(diào)過(guò)程，而對(duì)基帶信號(hào)進(jìn)行直接傳輸。而 HDB3 碼 因其無(wú)直流成份、低頻成份少和連 0 個(gè)數(shù)最多不超過(guò)三個(gè)等特點(diǎn)，而對(duì)定時(shí)信號(hào)的恢復(fù)十分有利。 總體設(shè)計(jì)流程圖如下 圖 1： 仿真不通過(guò) 回顧 VerilogHDL 語(yǔ)言設(shè)計(jì) 分析 HDB3 碼編碼器功能 確定設(shè)計(jì)方案 應(yīng)用 VHDL 進(jìn)行編程 對(duì)系統(tǒng)仿真測(cè)試、選擇合適芯片并定義管腳 系統(tǒng)功能的硬件測(cè)試 調(diào)試達(dá)到要求、完成設(shè)計(jì) 圖 1 總體設(shè)計(jì)流程圖 3 HDB3 碼簡(jiǎn)介 數(shù)字基帶信號(hào) 數(shù)字基帶信號(hào)的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。為使基帶信 號(hào)能適合在基帶信道中傳輸，通常要經(jīng)過(guò)基帶信號(hào)變化，這種變化過(guò)程事實(shí)上就是編碼過(guò)程。不同碼型有不同的特點(diǎn)和不同的用途?？蛇M(jìn)行基帶傳輸?shù)拇a型較多。其編碼規(guī)則為代碼中的 0 仍為傳輸碼 0，而把代碼中1 交替地變化為傳輸碼的 +11+11， 、。 消息代碼： 0 1 1 1 0 0 1 0 、 AMI 碼： 0 +1 1 +1 0 0 1 0 、或 0 1 +1 1 0 0 +1 0 、 AMI 碼的特點(diǎn)： （ 1） 無(wú)直流成分且低頻成分很小，因而在信道傳輸中不易造成信號(hào)失真。 （ 3） 由于它可能出現(xiàn)長(zhǎng)的連 0 串，因而不利于接受端的定時(shí)信號(hào)的提取。它克服了 AMI 碼的長(zhǎng)連 0 傳現(xiàn)象。 4 HDB3 碼的編碼規(guī)則 HDB3 碼的編碼規(guī)則： （ 1） 將消息代碼變換成 AMI 碼； （ 2） 檢查 AMI 碼中的連 0 情況，當(dāng)無(wú) 4 個(gè)以上的連 0 傳時(shí)，則保持 AMI 的形式不變；若出現(xiàn) 4 個(gè)或 4 個(gè)以上連 0 時(shí)，則將 1 后的第 4 個(gè) 0 變?yōu)榕c前一非 0 符號(hào)（ +1 或 1）同極性的符號(hào)，用 V 表示（ +1 記為 +V， 1 記為 V （ 3） 檢查相鄰 V 符號(hào)間的非 0 符號(hào)的個(gè)數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng)前的 V 符號(hào)的前一非 0 符號(hào)后的第 1 個(gè) 0 變?yōu)?+B 或 B 符號(hào)，且 B 的極性與前一非 0 符號(hào)的極性相反，并使后面的非 0 符號(hào)從 V 符號(hào)開(kāi)始再交替變化。 圖 2 HDB3 波形圖 5 二、 軟件模塊設(shè)計(jì) Quartus Ⅱ 簡(jiǎn)介 Quartus II 是 Altera 公司的綜合性 PLD/FPGA 開(kāi)發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。 整體系統(tǒng)實(shí)現(xiàn)方法 HDB3 碼編碼器模型如圖 3 所示： 6 整個(gè) HDB3 編碼器主要包含 3 個(gè)功能部分：插“ V”、插“ B”和單極性碼轉(zhuǎn)變成雙極性碼。下面將詳細(xì)介紹各個(gè)部分的設(shè)計(jì)流程。 插 “ V” 模塊的實(shí)現(xiàn) 插“ V”模塊的功能實(shí)際上就是對(duì)消息代碼里的四連 0 串的檢測(cè)即當(dāng)出現(xiàn)四個(gè)連 0 串的時(shí)候，把第四個(gè)“ 0”變換成為符號(hào)“ V”（“ V”可以是邏輯“ 1” —— 高電平），而在其他情況下，則保持消息代碼的原樣輸出。 插“ V”符號(hào)的設(shè)計(jì)思想很簡(jiǎn)單：首先判斷輸入的代碼是什么（用一個(gè)條件語(yǔ)句判斷），如果輸入的是“ 0”碼，則接著判斷這是第幾個(gè)“ 0”碼，則把這一位碼元變換成為“ V”碼。 插“ V”模塊的程序框圖如圖 4 所示。 插“ B”模塊的程序框圖如圖 5。由此我們可以將其分別進(jìn)行極性變換來(lái)實(shí)現(xiàn)。如下圖 6 為實(shí)現(xiàn)極性變換功能的流程圖。因此將“ V”單獨(dú)拿出來(lái)進(jìn)行極性變換（由前面已知“ V”已經(jīng)由“ 11”標(biāo)識(shí)，所以很好與其他的代碼區(qū)別），余下的“ 1”和“ B”看成一體進(jìn)行正負(fù)交替，這樣就完成了 HDB3 的編碼。 Quartus Ⅱ 軟件仿真波形如下 圖 7：
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