【正文】 .....................................................................................................19 第五章 結(jié)論 .......................................................................................................................................................... 21 致 謝 ................................................................................................................................................................ 22 參考文獻(xiàn) ................................................................................................................................................................ 23 附 錄 ................................................................................................................................................................ 24 A. HDB3 編碼器的 VHDL 完整程序 ..........................................................................24 B. HDB3 譯碼器的 VHDL 完整程序 ..........................................................................27 1 第一章 前言 HDB3碼的簡述 在數(shù)字傳輸系統(tǒng)中，其傳輸對象通常是二元數(shù)字信息。這些離散波形可以是未經(jīng)調(diào)制的不同電平信號，也可以是調(diào)制后的信號形式。數(shù)字基帶信號是數(shù)字信息的電脈沖表示，不同形式的數(shù)字基帶信號(又稱為碼型 )具有不同的頻譜結(jié)構(gòu)，合理地設(shè)計數(shù)字基帶信號以使數(shù)字信 息變換為適合給定信道傳輸特性的頻譜結(jié)構(gòu)，是基帶傳輸首要考慮的問題。 [1]當(dāng)數(shù)字信號進(jìn)行長距離傳輸時，高頻分量的衰減隨距離的增大而增大，電纜中線對之間的電磁輻射也隨著頻率的增高而加劇，從而限制信號的傳輸距離和傳輸質(zhì)量，同時信道中往往還存在隔直流電容和耦合變壓器，他們不能傳輸直流分量及對低頻分量有較大的衰減，因此對于一般信道高頻和低頻部分均是受限的。傳輸碼型中應(yīng)含有定時時鐘信息，以利于 接 收端提取定時時鐘，在基帶傳輸系統(tǒng)中，定時信 息是在接收端 恢復(fù) 原始信息所必需的。實際傳輸 中希望 能 及時 監(jiān)視誤碼，如果傳輸碼型有一定的規(guī)律性，那么就可以根據(jù)這一規(guī)律性來檢測傳輸 的 質(zhì)量，以便做到自動監(jiān)測，因此，傳輸碼型應(yīng)具有一定的誤碼檢測能力。 由于 HDB3 碼又叫三階高密度雙極 性碼 (High Density Bipolar of order 3)[2]具有無直流分量，低頻分量少， 而 且連“ 0”電平不 會 超過三個等特點， 有利于 信號的恢復(fù)和檢驗，因而被廣泛得到應(yīng)用，是一種重要的基帶傳輸碼型。 起源于美國的 Xilinx 公司，該公司于 1985 年推出了世界上第一塊 FPGA 芯片。它將 VLSI 邏輯集成的優(yōu)點和可編程器件設(shè)計靈活、制作及上市快速的長處結(jié)合，使設(shè)計者在 FPGA 開發(fā)系統(tǒng)軟件的支持下，可在現(xiàn)場直接根據(jù)系統(tǒng)要求定義和修改其邏輯功能，使一個包含數(shù)千個、數(shù)萬個邏輯門的數(shù)字系統(tǒng)可在幾天之內(nèi)完成設(shè)計并且實現(xiàn)，將以前由許多 TTL， PLD， EPLD 執(zhí)行的邏輯功能集成到單一芯片的 FPGA 上。 [3] FPGA 基本 結(jié)構(gòu) 及特點 基本結(jié)構(gòu) [3] 典型的 FPGA 結(jié)構(gòu)如圖 11 所示，它通常包含三類可編程資源：可編程邏輯功能塊 CLB(Configurable Logic Blocks)，可編程 I/O 模塊 IOB(Input/Output Block)和可編程內(nèi)部互連 PI(Programmable Interconnect)。 CLB 的功能很強，不僅實現(xiàn)邏輯函數(shù)，還可配置為 RAM等復(fù)雜形式。 PI 包括各種長度的 連線和一些可編程連接開關(guān)，通過它們把各個 CLB， IOB按設(shè)計要求連接起來，構(gòu)成特定功能的電路。使用 SRAM 的 FPGA 器件，工作前需從芯片外部加載配置數(shù)據(jù)。用戶可控制加載過程，在現(xiàn)場修改器件邏輯功能，即現(xiàn)場可編程。 （ 2） PLD 適合用于復(fù)雜組合邏輯。 （ 3） FPGA 的制造工藝確定了 FPGA 芯片中包含的 LUT 和觸發(fā)器的數(shù)量非常多，可達(dá)上萬個，而 PLD 一般只能做到 512 個邏輯單元，因此 FPGA 的平均邏輯單元成本大大低于 PLD。 （ 5） FPGA 器件具有較小的基本邏輯單元，適合實現(xiàn)流水線結(jié)構(gòu)的設(shè)計，也可以利 4 用邏輯單元的級連來實現(xiàn)較長的數(shù)據(jù)通路。 EDA技術(shù) [4] 隨著社會生產(chǎn)力發(fā)展到了新的階段，各種電子新產(chǎn)品的開發(fā)速度越來越快。一個是傳統(tǒng)的更高集成度的集成電路的進(jìn)一步研究；另一個是利用高層次VHDL/Verilog 等 硬件描述語言對新型器件 FPGA/CPLD 進(jìn)行專門設(shè)計，使之成為專用集成電路（ ASIC）。 現(xiàn)代通信技術(shù)的發(fā)展隨著 VHDL等設(shè)計語言的出現(xiàn)和 ASIC 的應(yīng)用也進(jìn)入了一個新的設(shè)計階段，特別是，對數(shù)字通信系統(tǒng)的 ASIC 芯片的研究有著看得見的使用價值。它以 EDA 軟件工具為開發(fā)環(huán)境， 采用硬件描述語 言（ Hardware Description Language, HDL），以可編程器件為實驗載體，實現(xiàn)源代碼編程、自動邏輯編譯、邏輯簡化、邏輯分割、邏輯綜合、布局布線、邏輯優(yōu)化和仿真等功能，以 ASIC、 SOC 芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化的設(shè)計技術(shù)。 EDA 技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計自動技術(shù)結(jié)合起來，實現(xiàn)了硬件設(shè)計軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計的效率，降低了設(shè)計成本。由于各個公 5 司的文化背景和技術(shù)等方面的原因。于是美國國防部提出了 VHSIC (Very High Speed Integrated Circuit) 計劃，目的是采用一種新的描述方法來進(jìn)行新一代集成電路的設(shè)計。提出這個語言的目標(biāo)只是使電路文本化成標(biāo)準(zhǔn)，目的是為了使文本描述的電路設(shè)計能夠為其他人所理解，同時也可以作為一種模型語言并能采用軟件進(jìn)行仿真。 1986 年， IEEE 致力于 VHDL 的標(biāo)準(zhǔn)化工作，同期成立了一個 VHDL 標(biāo)準(zhǔn)化小組。 1988 年， Milstd454 規(guī)定所有為美國國防部設(shè)計的 ASIC 產(chǎn)品必須采用 VHDL 來進(jìn)行描述。 1996 年， 成為 VHDL 的綜合標(biāo)準(zhǔn)。自此， VHDL 在我國迅速開始普及。正是因為有了 VHDL 這一功能強大的硬件描述語言，電子系統(tǒng)的硬件設(shè)計軟件化才真正成為現(xiàn)實。 VHDL 的優(yōu)點 [4] VHDL 迅速普及主要源于其強大的自身功能和特點。 ? VHDL 還具有豐富的數(shù)據(jù)類型 。這樣便給硬件描述帶來了較大的自由度，使設(shè)計人員能夠方 6 便地使用 VHDL 創(chuàng)建高層次的系統(tǒng)模型。 3）獨立于器件的設(shè)計，與工藝無關(guān) 用 VHDL 進(jìn)行硬件電路設(shè)計時，并不需要首先考慮選擇完成設(shè)計的器件，也就是說， VHDL 并沒有嵌入具體的技術(shù)和工藝約定，設(shè)計人員可以集中精力進(jìn)行設(shè)計的優(yōu)化，不需要考慮其他問題。 4）易于移植和設(shè)計資源共享 由于 VHDL 是一種國際標(biāo)準(zhǔn)化的硬件描述語言，對于同一個設(shè)計描述，它可以移植到符合相同標(biāo)準(zhǔn)的任意系統(tǒng)或平臺上運行。 VHDL 設(shè)計硬件電路的方法 [5][6] VHDL 是 IEEE 所確認(rèn)的一種標(biāo)準(zhǔn)化硬件描述語言，它在設(shè)計描述的過程中有一定的設(shè)計流程可以遵循。設(shè)計規(guī)范的定義將對后面的設(shè)計步驟起到提綱挈領(lǐng)的作用，它相當(dāng)于系統(tǒng)設(shè)計的總體方案。設(shè)計規(guī)劃的主要任務(wù)是進(jìn)行設(shè)計方式的選擇以及是否進(jìn)行模塊劃分。 模塊劃分是設(shè)計過程中一個非常重要的步驟。 進(jìn)行完設(shè)計規(guī)劃后，設(shè)計人員就可以按照模塊劃分來編寫各個模塊的 VHDL 程序，然后將各個模塊的 VHDL 程序組合在一起，從而完成整個設(shè)計的 VHDL 描述。一旦在后續(xù)工作中發(fā)現(xiàn)設(shè)計錯誤，設(shè)計人員往往需要修改 VHDL 描述，然后再重新進(jìn)行綜合、化和裝配 (或者布局布線 ) 等后 續(xù)操作，如此反反復(fù)復(fù)，將會浪費大量的時間和人力物力。 4) 綜合、優(yōu)化和裝配 (或者布局布線 ) 綜合是指將較高層次的抽象描述轉(zhuǎn)化到較低級別抽象的一種方法，簡單地說，就是將設(shè)計的描述轉(zhuǎn)化成底層電路表示。 優(yōu)化是指將設(shè)計的時延縮到最小和有效利用資源。約束條件的設(shè)置主要包括時間約束和 面積約束。通常，裝配用來描述對一定的 CPLD 的資源進(jìn)行分配的過程；布局布線則是將綜合和優(yōu)化后生成的邏輯規(guī)劃到一個 FPGA 的邏輯結(jié)構(gòu)中，然后將各邏輯單元放置到相應(yīng)優(yōu)化的位置，最后在邏輯元胞之間、邏輯元胞和 I/O 口之間進(jìn)行布線。如果時序不能滿足，那么需要回到前面的步 驟重新進(jìn)行操作。 6) 器件編程 器件編程就是將設(shè)計描述經(jīng)過編譯、綜合、優(yōu)化和裝配 (或者布局布線 ) 后的結(jié)果， 8 經(jīng)過一定的映射轉(zhuǎn)化成器件編程所需要的數(shù)據(jù)文件格式，然后通過燒片器或者下載電纜將數(shù)據(jù)文件下載到器件中的過程。 NRZ全稱 NonReturn to Zero，即單極性不歸零碼。為克服 NRZ 信號存在直 流分量以及豐富的高頻分量，一般采用雙極型歸零碼AMI(Alternate Mark Inversion)： 0 信號依然無脈沖， 1 信號采用兩種交替極性的脈沖傳輸，占空比為 50% 。然而在實際應(yīng)用中，人們發(fā)現(xiàn) 0 信號占有較大的比重，而連續(xù)的 0 信號對系統(tǒng)的同步以及時鐘頻率的提取較為不利，而采用 HDB3 碼是解決這一問題的方法之一。它克服了 AMI 碼的長連 0 串現(xiàn)象。 第三步：檢查相鄰 V 符號間的非 0 符號的個數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng)前的 V 符號的前一非 0 符號后的第 1 個 0 變?yōu)?+B 或 B 符號，且 B 的極性與前一非 0 符號的極性相反，并使后面的非 0 符號從 V 符號開始再交替變化。 表 21 HDB3 編碼舉例 代碼 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 HDB3 +1 0 1 +1 0 0 0 +V 0 1 +1 B 0 0 V 0 +1 10 HDB3碼的譯碼 規(guī)則 HDB3 碼的譯碼是編碼的逆過程，其譯碼相對于編碼較簡單。 舉例如表 21 所示。但單個誤碼有時會在接收端譯碼后產(chǎn)生多個誤碼。 [1] 11 第三章 HDB3 編碼器的 FPGA 實現(xiàn) 編碼器實現(xiàn)分析 在數(shù)字基帶傳輸系統(tǒng)中，從信源輸出的信號一般是用“ 0”、“ 1”兩種狀態(tài)表示的單極性（ NRZ）碼。由 HDB3碼的編碼規(guī)則可知，編碼器的工作主要是是按 AMI 碼對信號進(jìn)行編碼，判斷是否應(yīng)該加入破壞符 V， V 加入后是否該補 B。 設(shè)計難點在于加 V, B 的判決。因此需要先有一個 4 連 ‘ 0’ 檢出模塊 [10]。當(dāng)輸入為‘ 1’時，就按 AMI 碼判其極性?？梢栽诩?V 的時候 根據(jù)前一個 V 和 4 連 ‘ 0’ 碼前一脈沖的極性， 去 判斷加 B，還是保持 ‘ 0’ 碼。其極性可根據(jù) B00V 來決定，因為 B00V 中 B 跟 V 是同極性的。 圖 31 HDB3 編碼器實現(xiàn)原理圖 12 加 B00V 還是加 000V，可根據(jù)如表 31 中相關(guān)的極性關(guān)系進(jìn)行判斷。因此須把 HDB3碼的雙極性變換為單極性，以便 FPGA 器件對其進(jìn)行處理。如表 32 所示 ， 其中低位與其本來數(shù)值相符，高位