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hdb3編碼器的fpga實(shí)現(xiàn)畢業(yè)設(shè)計(jì)說明書-在線瀏覽

2025-07-10 18:06本頁面
  

【正文】 經(jīng)歷了從PRO、NPL、APA、LGA、L到CPL和FPGA的發(fā)展過程,在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面都有很大的改進(jìn)和提高,其大致的演變過程主要有以下三個(gè)發(fā)展階段: .1 早期的可編程邏輯器件:70年代初期的PLD主要用于解決各種類型的存儲問題,如可編程只讀存儲器(PROM)、紫外線可擦除只讀存儲器(EPROM)和電可擦除只讀存儲器(EEPROM),由于結(jié)構(gòu)的限制,他們只能完成簡單的數(shù)字邏輯功能。這一類PLD在設(shè)計(jì)上具有很強(qiáng)的靈活性,可以實(shí)現(xiàn)速度特性較好的邏輯功能,但由于結(jié)構(gòu)簡單,它們只能實(shí)現(xiàn)規(guī)模較小的電路。 進(jìn)入90年代后,可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展的時(shí)期,除繼續(xù)提高器件的集成度和速度等技術(shù)指標(biāo)外,在系統(tǒng)可編程技術(shù)ISM(InSystem Programmable)和世界掃描測試技術(shù)的出現(xiàn),使得可編程邏輯器件在器件編程技術(shù)和期間測試技術(shù)方面也獲得了化時(shí)代的進(jìn)步。用CPLD、FPGA等大規(guī)??删幊踢壿嬈骷〈鷤鹘y(tǒng)的集成電路、接口電路和專用集成電路已成為技術(shù)發(fā)展的必然趨勢。這樣就使得設(shè)計(jì)開發(fā)周期變長,產(chǎn)品上市時(shí)間難以保證,大大增加了產(chǎn)品的開發(fā)費(fèi)用。目前,ASIC的容量越來越大,密度已達(dá)到平均每平方英寸1百萬個(gè)門電路。而選用FPGA/CPLD則不存在這樣的限制,因?yàn)楝F(xiàn)在可達(dá)到金屬層數(shù)目增強(qiáng)了產(chǎn)品的優(yōu)勢,F(xiàn)PGA/CPLD芯片的規(guī)模越來越大,其單片邏輯門數(shù)已達(dá)到上百萬門,實(shí)現(xiàn)的功能也越來越強(qiáng),同時(shí)可以實(shí)現(xiàn)系統(tǒng)集成。隨著每個(gè)門電路成本的降低和每個(gè)器件中門電路數(shù)量的增加,可編程邏輯器件正在大舉打入傳統(tǒng)的門陣列領(lǐng)域,并已有少量的打入了標(biāo)準(zhǔn)單元ASIC的領(lǐng)域。利用CPLD和FPGA可以把多個(gè)微機(jī)系統(tǒng)的功能集成在同一塊芯片中,即進(jìn)行所謂的“功能集成”。FPGA/CPLD在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的這些要求。在數(shù)字信號處理技術(shù)(DSP)領(lǐng)域中的應(yīng)用DSP在很多領(lǐng)域內(nèi)具有廣泛的用途,如雷達(dá)、圖像處理、數(shù)據(jù)壓縮、數(shù)字電視和數(shù)字通信機(jī)等。現(xiàn)在,F(xiàn)PGA/CPLD為DSP提供了解決問題的方案,F(xiàn)PGA/CPLD和DSP的技術(shù)結(jié)合,能夠在集成度、速度(實(shí)時(shí)性)和系統(tǒng)功能方面滿足DSP的需要。例如,用FPGA可以將一塊PC機(jī)長卡大小的圖像處理板縮小到一塊FPGA芯片和幾片外圍電路上。在數(shù)字通信系統(tǒng)中,為了滿足無線信道中傳輸碼型無直流分量、較少低頻分量,以及便于提取定時(shí)信息和具有檢錯(cuò)能力等要求,選擇了三階高密度雙極性碼(HDB3)。通過仿真,觀察到電路各點(diǎn)的仿真輸出波形與HDB3碼的理論輸出一致,該方法可滿足實(shí)際的通信系統(tǒng)傳輸要求,具有實(shí)際應(yīng)用價(jià)值【5】。例如,含有豐富直流和低頻分量的單極性基帶波形就不適宜在低頻傳輸特性差的信道中傳輸,因?yàn)檫@有可能造成信號嚴(yán)重畸變。單極性歸零碼在傳送連“0”時(shí),也存在同樣的問題。對代碼的要求:原始消息代碼必須編成適合于傳輸用的碼型;對所選碼型的電波形要求:電波形應(yīng)適合于基帶系統(tǒng)的傳輸。在選擇傳輸碼時(shí),一般應(yīng)考慮以下原則:不含直流,且低頻分量盡量少;應(yīng)含有豐富的定時(shí)信息,以便于從接受碼流中提取定時(shí)信號;功率譜主瓣寬度窄,以節(jié)省傳輸頻帶;不受信息源統(tǒng)計(jì)特性的影響,即能適應(yīng)于信息源的變化;具有內(nèi)在的檢錯(cuò)能力,即碼型應(yīng)具有一定規(guī)律性,以便于用這一規(guī)律性進(jìn)行宏觀檢測。 幾種常用的傳輸碼型AMI碼AMI碼(Alternative Mark Inversion)碼的全稱是傳號交替反轉(zhuǎn)碼,其編碼規(guī)則是將消息碼的“1”(傳號)交替地變換為“+1”和“1”,而“0”(空號)保持不變。鑒于上述優(yōu)點(diǎn),AMI碼成為較常用的傳輸碼型之一。解決連“0”碼問題的有效方法之一是采用HDB3碼。它是AMI碼的一種改進(jìn)型,改進(jìn)目的是為了保持AMI碼的優(yōu)點(diǎn)而克服其缺點(diǎn),使連“0”個(gè)數(shù)不超過3個(gè)。除了具有AMI碼的優(yōu)點(diǎn)外,同時(shí)還將連“0”碼限制在三個(gè)以內(nèi),使得接收時(shí)能保證定時(shí)信息的提取。A律PCM四次群以下的接口碼型均為HDB3碼。它用一個(gè)周期的正負(fù)對稱方波表示“0”,而用其反相波形表示“1”。雙相碼波形是一種雙極性NRZ波形,只有極性相反的兩個(gè)電平。缺點(diǎn)是占有帶寬加倍,使頻帶利用率降低。 差分雙相碼為了解決雙相碼因極性反轉(zhuǎn)而引起的譯碼錯(cuò)誤,可以采用差分碼的概念。而在差分雙相碼編碼中,每個(gè)碼元中間的電平跳變用于同步,而每個(gè)碼元的開始處是否存在額外的跳變用來確定信碼。該碼在局域網(wǎng)中常被采用。它的編碼規(guī)則如下:“1”碼用碼元中心點(diǎn)出現(xiàn)躍變來表示,即用“10”或“01”表示。又因?yàn)殡p相碼的下降沿正好對應(yīng)于密勒碼的躍變沿。 CMI碼CMI碼是傳號反轉(zhuǎn)碼的簡稱,與雙相碼類似,它也是一種雙極性二電平碼。CMI碼易于實(shí)現(xiàn),含有豐富的定時(shí)信息。該碼已被ITUT推薦為PCMCIA四次群的接口碼型。引入塊編碼可以在某種程度上達(dá)到這兩個(gè)某的。nBmB碼是一類塊編碼,它把原信息碼流的n位二進(jìn)制碼分為一組,并置換成m位二進(jìn)制碼的新碼組,其中mn。在2n種組合中,以某種方式選擇有利碼組作為可用碼組,其余作為禁用碼組,以獲得好的編碼性能。nBmB碼提供了良好的同步和檢錯(cuò)功能,但是也會(huì)為此付出一定的代價(jià),即所需的帶寬隨之增加[5]。實(shí)際的基帶傳輸系統(tǒng)中,并不是所有波均能在信道中傳輸。同時(shí)信道中存在的限直流電容和偶合變壓器,阻止了直流分量的傳輸并對低頻分量有較大的衰減。這就出現(xiàn)了基帶信號碼型的選擇問題。其次,一般的傳輸系統(tǒng)中,為了節(jié)省頻帶是不傳輸定時(shí)信息的。再次,碼型應(yīng)具有一定的規(guī)律性,有一定的誤碼檢測能力。它是AMI碼的一種改進(jìn)型,主要是克服了AMI碼中連“0”時(shí)所帶來的提取定時(shí)信息的困難,保持了AMI碼的優(yōu)點(diǎn),因而獲得廣泛應(yīng)用,已成為CCITT推薦使用的碼型之一。HDB3碼是串行數(shù)據(jù)傳輸?shù)囊环N重要編碼方式。E1信號選用HDB3編碼方式,能夠滿足大多數(shù)情況下數(shù)據(jù)的高速長距離傳輸。第二章 HDB3編碼原理要設(shè)計(jì)一個(gè)實(shí)用的編碼模塊,首先要深入研究其編碼規(guī)則及其特點(diǎn),然后根據(jù)編碼規(guī)則設(shè)計(jì)符合電路特性的編碼流程。編碼規(guī)則中出現(xiàn)的V碼、B碼只是作為標(biāo)識符,最終的電路實(shí)現(xiàn)還是“0”和“1”這兩種邏輯電平,因此需要采用二進(jìn)制編碼對“1”、“0”、V、B進(jìn)行編碼,“00”表示“0”,“01”表示“1”,“10”表示B,“11”表示V。但是如果按照編碼規(guī)則的順序設(shè)計(jì).應(yīng)該首先進(jìn)行單雙極性變換,再完成插V和插B,在此過程中還需根據(jù)編碼規(guī)則變換當(dāng)前B碼之后的非零碼的極性,這就需要大量的寄存器來保存當(dāng)前數(shù)據(jù)的狀態(tài),導(dǎo)致電路非常復(fù)雜,占用大量的FPGA內(nèi)部邏輯單元,實(shí)現(xiàn)難度大,且成本高。 插入V碼過程是對消息代碼里的連零串進(jìn)行檢測,一旦出現(xiàn)4個(gè)連零串的時(shí)候,就把第4個(gè)“O”替換成破壞符V,其他情況下消息代碼原樣輸出。代碼輸入到插V模塊后,如果輸入是“l(fā)”,則輸出為“01”,同時(shí)計(jì)數(shù)器清零;如果輸入是“O”.則對輸入“O”的個(gè)數(shù)進(jìn)行計(jì)數(shù),當(dāng)計(jì)數(shù)器計(jì)數(shù)到第4個(gè)“O”時(shí),輸出“11”作為V碼,同時(shí)計(jì)數(shù)器要清零用于下一輪檢測;計(jì)數(shù)器未滿4個(gè)“0”,則輸出“00”。 插入B碼過程 該模塊設(shè)計(jì)的難點(diǎn)在于插入B碼的過程中涉及一個(gè)由現(xiàn)在事件的狀態(tài)控制過去事件狀態(tài)的問題,按照實(shí)時(shí)信號處理的理論,這是無法實(shí)現(xiàn)的,這里使用兩組4位移位寄存器。.2組4位移位寄存器在時(shí)鐘的作用下逐位將數(shù)據(jù)移出,在移位的同時(shí)還需對寄存器的最低位進(jìn)行操作,即判斷是否需插入B碼。 判決是否插入“B”碼流程圖 單雙極性變換過程因此可以將所有的“1”和B碼取出來做正負(fù)交替變換,而V碼的極性則根據(jù)“V碼的極性與V碼之前的非零碼極性一致”這一特點(diǎn)進(jìn)行正負(fù)交替變換?!?0”表示輸出正電平,“Ol”表示輸出負(fù)電平,“00”表示輸出為零電平。在插V變換過程和插B變換過程中用“01”表示“1”碼,用“00”表示“0”碼,用“11”表示V碼,用“10”表示B碼。在插V和插B以及單雙極性變換過程中都是通過并行輸出表示的,插V輸出表示為dataout[0]、dataout[1]。單雙極性變換輸出表示為dataout3[0]、dataout3[1]。其開發(fā)的軟件也不斷升級換代,由早期的Foundation系列逐步發(fā)展到目前的ISE 。 2008年3月,Xilinx宣布推出了其ISE Design Suite ,此版本極大加快了設(shè)計(jì)實(shí)現(xiàn)速度,運(yùn)行速度平均加快兩倍!新版本ISE的一個(gè)重要特性是首次采用了SmartXplorer技術(shù)。它不同于以前的版本,首先是ISE ;第二是進(jìn)行了工具的統(tǒng)一,它給大家提供包括邏輯、嵌入式和DSP統(tǒng)一的設(shè)計(jì)環(huán)境。ISE集成了很多著名的FPGA/CPLD設(shè)計(jì)工具,根據(jù)設(shè)計(jì)流程合理應(yīng)用這些工具,會(huì)使工程師的設(shè)計(jì)工作如魚得水。ISE的界面秉承了可視化編程技術(shù),界面根據(jù)設(shè)計(jì)流程而組織,整個(gè)設(shè)計(jì)過程只需按照界面組織結(jié)構(gòu)依次點(diǎn)擊相應(yīng)的按鈕或選擇相應(yīng)的選項(xiàng)即可。強(qiáng)大的設(shè)計(jì)輔助功能。在編寫代碼時(shí)可以使用編寫向?qū)晌募^或模塊框架,也可以使用語言模板(Language Templates)幫助編寫代碼。另外,ISE的Core Generator和LogiBLOX工具可以方便地生成IP Core(IP 核)與高效模塊為用戶所用,大大減少了設(shè)計(jì)者的工作量,提高了設(shè)計(jì)效率與質(zhì)量。首先創(chuàng)建一個(gè)工程目錄,目錄名稱為“Xilinx”。在工程路徑中單擊按鈕,將工程指定到目錄“Xilinx”。新建HDL源代碼資源。選擇新建資源類型為源代碼模塊“Verilog Module”,新建文件名為“c_vhdb3”,并直接添加到工程中去, 新建源代碼模塊資源設(shè)計(jì)源代碼輔助模板(1) 單擊按鈕,進(jìn)入源代碼設(shè)計(jì)模塊,、輸出信號名稱與總線。Project Navigator自動(dòng)調(diào)用HDL編輯器,并根據(jù)源代碼輔助模塊信息,生成程序頭。 源代碼的輸入源代碼檢錯(cuò) 在Project Navigator資源管理窗選擇源代碼資源,展開當(dāng)前資源操作窗項(xiàng)目,雙擊“Check Syntax”命令對源代碼進(jìn)行檢錯(cuò)。對此HDL源代碼進(jìn)行前仿真是需要一個(gè)測試激勵(lì)(),輸入一個(gè)測試激勵(lì)后,在Project Navigator資源管理窗選擇測試激勵(lì),雙擊“Simulator Behavioral Model”,、。接著展開當(dāng)前資源操作窗的“Design Utilities”項(xiàng)目,雙擊“Create Schematic Symbol”生成器符號。 測試激勵(lì)生成器—HDL Bencher的設(shè)置過程。 新建測試激勵(lì)波形資源(2) 單擊按鈕,選擇需要仿真的模塊,新建測試激勵(lì)波形文件將與該模塊關(guān)聯(lián)。單擊按鈕確認(rèn)新建資源信息,啟動(dòng)HDL Bencher。這個(gè)對話框主要完成時(shí)鐘周期、設(shè)計(jì)類型、全局信號等的設(shè)置。設(shè)計(jì)類型分為3類:單時(shí)鐘同步時(shí)序電路、多時(shí)鐘同步時(shí)序電路和組合電路等類型。另外還可以設(shè)置仿真所用的時(shí)間單位(ms,ns,ps)等項(xiàng)目。如果設(shè)計(jì)不完全是同步時(shí)序設(shè)計(jì),就需要設(shè)置異步時(shí)序關(guān)系,本設(shè)計(jì)中采用的是同步時(shí)序。菜單欄由一系列通用操作命令下拉菜單組成。信號列表羅列了所有仿真信號,端口屬性用圖標(biāo)區(qū)分了時(shí)鐘、輸入、輸出信號。測試激勵(lì)信號波形的編輯采用手動(dòng)方法。(4) 完成測試激勵(lì)波形的編輯后,關(guān)閉HDL Bencher退出測試激勵(lì)編輯器,會(huì)發(fā)現(xiàn)在Project Navigator的資源管理窗中新建了一個(gè)測試激勵(lì)波形資源,雙擊測試激勵(lì)波形資源,可以啟動(dòng)HDL Bencher修改測試激勵(lì)波形。先進(jìn)行的是前行為仿真。 使用ECS設(shè)計(jì)頂層原理圖 新建頂層原理圖“top”單擊新建資源按鈕,彈出新建資源對話框,選擇新建資源類型為原理圖(Schematic)類型,新建文件名為“top”,并且直接添加到工程中去。 新建頂層原理圖 選擇并放置器件符號 ,在頂層原理圖中除了需要放置標(biāo)準(zhǔn)的“BUF”等標(biāo)準(zhǔn)器件符號,還需要放置用戶生成的“fengping”、“test1”、“cvhdb3”、“cbhdb3”、“d_chdb3”等器件符號,放置用戶器件符號的方法和放置標(biāo)準(zhǔn)器件符號完全一致,僅僅是在選擇器件符號分類顯示目錄時(shí)選擇當(dāng)前工程路徑即可。點(diǎn)擊始點(diǎn)管腳兩次(第1次選擇器件,第2次開始連線),然后點(diǎn)擊連線終點(diǎn)管腳,智能連線器自動(dòng)在起始與終點(diǎn)管腳之間布置一條連線。 添加連線1 添加連線2(2)按Esc鍵或者雙擊鼠標(biāo)右鍵結(jié)束操作。換句話說,如果兩條網(wǎng)線名稱相同,即使在原理圖上沒有明確連線,ECS也認(rèn)為它們是同一條網(wǎng)線,有了連接關(guān)系。在“test1”的“clk”引線末端單擊鼠標(biāo)左鍵,為該網(wǎng)線添加名稱。 按Esc鍵或者雙擊鼠標(biāo)右鍵結(jié)束操作。然后在原理圖需要添加I/O管腳的網(wǎng)線端口,按住鼠標(biāo)左鍵拖出一個(gè)框,放開鼠標(biāo)左鍵,自動(dòng)產(chǎn)生一個(gè)與網(wǎng)線同名的輸出端口。 按Esc鍵或者雙擊鼠標(biāo)右鍵結(jié)束操作。總線的名稱命名格式為BusName(X:Y),其中BusName是總線名稱,“()”為總線表示符號,X為MSB,Y為LSB。 原理圖繪制完成后,還必須檢查錯(cuò)誤。如果原理圖完全正確,則在檢錯(cuò)對話框中顯示“No errors detected”信息。 測試激勵(lì)與行為級功能仿真 ISE中集成的仿真工具主要是HDL Bencher測試激勵(lì)生成器,它將VHDL、Verilog源代碼、ECS原理圖等設(shè)計(jì)輸入導(dǎo)入其測試環(huán)境,根據(jù)用戶在圖形界面下編輯的測試波形,直接生成測試激勵(lì)文件,然后進(jìn)行仿真驗(yàn)證。不再細(xì)說。插入的代碼經(jīng)插V操作后全部轉(zhuǎn)換成雙相碼,即“0”變換成“00”,“1”變換成“01”,V變換成“11”,如圖321所示。B碼用“10”代替。d_chdb3是單雙極性變換模塊,由于硬件只能識別正電平和零電平,對負(fù)電平?jīng)]法表示,其中就用“10”表示輸出正電平,“01”表示輸出負(fù)電平,“00”表示輸出為零電平。而V碼的極性與V碼之前的非零碼極性一致,根
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